インテルのみ表示可能 — GUID: nik1410564861531
Ixiasoft
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4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス
Avalon® -MM インテル® Arria® 10 PCI Express* 用のハードIPは、次のインターフェイスを介してFPGAコア内のアプリケーション層と通信します。
- RX Master (RXM): バースティングRX Avalon® -MMマスター・インターフェイスです。
- TX Slave (TXS): バースティングTX Avalon® -MMスレーブ・インターフェイスです。
- Control Register Access (CRA): このオプションのインターフェイスは、アプリケーション層のロジックによるIPコアの内部制御およびステータスレジスターへのアクセスを可能にします。
- Hard IP Reconfiguration: このオプションのインターフェイスは、アプリケーション層のロジックがランタイム時に読み取り専用であるIPコアのコンフィグレーション・レジスターの内容を動的に変更することを可能にします。
アプリケーション層へのAvalon-MMインターフェイスを備えたPCI Express用 Arria® V ハードIPには、Avalon-MMブリッジが含まれています。このブリッジは、PCI Express TLPを標準のAvalon-MMリード/ライト・コマンドに変換します。
Avalon-MM RXマスターポートに対しては、ブリッジはPCIeの読み取り、書き込み、および完了のTLPをAvalon-MMのリードおよびライトに変換します。Avalon-MM TXスレーブポート・インターフェイスに対しては、ブリッジはAvalon-MMのリードおよびライトをPCI Express TLPsに変換します。Avalon-MMのリードおよびライト・コマンドは、メモリーおよびレジスターに接続するマスターおよびスレーブ・インターフェイスによって使用されるコマンドと同じです。したがって、このAvalon-MMバリアントの使用に際し、PCI Express TLPの詳細な知識は必要ありません。
Avalon-MMインターフェイスを使用しているバリアントは、Avalon Interface Specificationsに記載されているAvalon-MMプロトコルを実装しています。タイミング図を含むAvalon-MMプロトコルについては、この仕様書を参照してください。