PCIeソリューションに向けた Arria V Avalon-MMインターフェイス: ユーザーガイド

ダウンロード PDF
ID 683773
日付 5/21/2017
Public
ドキュメント目次
ドキュメント目次 x
1. データシート 2. PCI Express用Avalon-MM Arria VハードIPスタートガイド 3. パラメータの設定 4. インターフェイスおよび信号の説明 5. レジスター 6. エンドポイントの割り込み 7. エラー処理 8. デザインの実装 9. 追加機能 10. トランシーバーPHY IPリコンフィグレーション 11. デバッグ A. PCI Expressに関するFAQ B. レーンの初期化とリバーサル C. 改訂履歴
1. データシート x
1.1. PCIe用Avalon-MMインターフェイス データシート 1.2. 機能特性 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. コンフィグレーション 1.6. デザイン例 1.7. IPコアの検証 1.8. パフォーマンスおよびリソース使用率 1.9. 推奨スピードグレード 1.10. PCI Expressに向けたデザインの作成
1.7. IPコアの検証 x
1.7.1. 互換性の試験環境
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド x
2.1. Qsysの実行 2.2. デザイン例の生成 2.3. ゲート・レベル・シミュレーションを実行する 2.4. Single Dwordデザインのシミュレーション 2.5. チャネル配置のガイドライ ンを理解する 2.6. シンセシス・ファイルの生成 2.7. Quartus® Prime開発ソフトウェアでデザインをコンパイルする 2.8. デバイスのプログラミング
3. パラメータの設定 x
3.1. Avalon-MMのシステム設定 3.2. ベース・アドレス・レジスター(BAR)の設定 3.3. 3.4. デバイスのケイパビリティー 3.5. エラーレポート 3.6. Link Capabilities 3.7. MSIおよびMSI-X Capabilities 3.8. パワー・マネジメント 3.9. Avalonメモリー・マップド・システムの設定
4. インターフェイスおよび信号の説明 x
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス 4.2. クロック信号 4.3. リセット信号 4.4. ハードIPステータス 4.5. Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み 4.6. 物理層インターフェイス信号
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス x
4.1.1. 32ビットの非バーストAvalon-MM Control Register Access (CRA)スレーブ信号 4.1.2. バーストおよび非バースト Avalon® -MMモジュール信号 4.1.3. 64ビットおよび128ビットのバーストTX Avalon-MMスレーブ信号
4.6. 物理層インターフェイス信号 x
4.6.1. トランシーバーのリコンフィグレーション 4.6.2. ハードIPステータス拡張 4.6.3. シリアル・インターフェイス信号 4.6.4. PIPEインターフェイス信号 4.6.5. テスト信号
4.6.2. ハードIPステータス拡張 x
4.6.2.1. コンフィグレーション・スペース・レジスターのアクセス 4.6.2.2. コンフィグレーション・スペース・レジスター・アクセスのタイミング
4.6.3. シリアル・インターフェイス信号 x
4.6.3.1. Arria VデバイスにおけるハードIPの物理レイアウト 4.6.3.2. Arria Vデバイスのチャネル配置
5. レジスター x
5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係 5.2. Type 0コンフィグレーション・スペース・レジスター 5.3. Type 1コンフィグレーション・スペース・レジスター 5.4. PCI Express機能構造 5.5. Intel定義のVSECレジスター 5.6. CvPレジスター 5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 5.8. Avalon-MMルートポートのプログラミング・モデル 5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター 5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター 5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター 5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 x
5.7.1. Avalon-MM to PCI Express割り込みレジスター
5.7.1. Avalon-MM to PCI Express割り込みレジスター x
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター 5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター 5.7.1.3. PCI Express Mailbox Registers 5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル 5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 5.7.1.6. Avalon-MM Mailbox Registers 5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
5.8. Avalon-MMルートポートのプログラミング・モデル x
5.8.1. 書き込みTLPの送信 5.8.2. 読み出しTLPの送信またはノンポステッド・コンプリーションTLPの受信 5.8.3. CRAインターフェイスを使用するBAR0の読み出しおよび書き込み例 5.8.4. ルートポートへのPCI ExpressからAvalon-MMの割り込みステータス・レジスターおよびイネーブル・レジスター 5.8.5. ルートポートTLPデータレジスター
6. エンドポイントの割り込み x
6.1. MSI割り込みおよびレガシー割り込みのイネーブル 6.2. Avalon-MM割り込みの生成 6.3. 複数のMSI/MSI-Xサポートを備えたAvalon-MMインターフェイスを使用したエンドポイント向け割り込み
7. エラー処理 x
7.1. 物理層のエラー 7.2. データリンク層のエラー 7.3. トランザクション層のエラー 7.4. エラー・レポーティングとデータ・ポイズニング 7.5. 訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット
8. デザインの実装 x
8.1. Assignment Editorを使用したアナログQSFアサインメントの作成 8.2. ピン・アサインメントの作成 8.3. リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス
9. 追加機能 x
9.1. プロトコルを介したコンフィグレーション(CvP) 9.2. Autonomousモード 9.3. ECRC
9.2. Autonomousモード x
9.2.1. Autonomousモードのイネーブル 9.2.2. CvP初期化のイネーブル
9.3. ECRC x
9.3.1. RXパス上のECRC 9.3.2. TXパス上のECRC
10. トランシーバーPHY IPリコンフィグレーション x
10.1. トランシーバー・リコンフィグレーション・コントローラーIPコアの接続 10.2. CvPを使用したデザインにおけるTransceiver Reconfiguration Controllerの接続
11. デバッグ x
11.1. ハードウェア立ち上げに関する問題 11.2. リンク・トレーニング 11.3. サードパーティー製PCIeアナライザーの使用 11.4. BIOS列挙の問題
C. 改訂履歴 x
C.1. PCIe* PCI Expressソリューションに向けた インテル® Arria® 10 Avalon® Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴
1. データシート
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド
3. パラメータの設定
4. インターフェイスおよび信号の説明
5. レジスター
6. エンドポイントの割り込み
7. エラー処理
8. デザインの実装
9. 追加機能
10. トランシーバーPHY IPリコンフィグレーション
11. デバッグ
A. PCI Expressに関するFAQ
B. レーンの初期化とリバーサル
C. 改訂履歴

5.6. CvPレジスター

表 42.  CvPステータス CvP Statusレジスターは、ソフトウェアによるCVPステータス信号のモニターを可能とします。
ビット レジスターの説明 リセット値 アクセス
[31:26] 予約済み 0x00 RO
[25] PLD_CORE_READYです。FPGAファブリックからです。このステータス・ビットはデバッグ用に提供されます。 変数 RO
[24] PLD_CLK_IN_USEです。クロック・スイッチ・モジュールからファブリックまでです。このステータス・ビットはデバッグ用に提供されます。 変数 RO
[23] CVP_CONFIG_DONEです。FPGAコントロール・ブロックがCvPを介してデバイス・コンフィグレーションを完了し、エラーがなかったことを示します。 変数 RO
[22] 予約済み 変数 RO
[21] USERMODEです。コンフィグレーション可能なFPGAファブリックがユーザーモードになっているかどうかを示します。 変数 RO
[20] CVP_ENです。FPGAコントロール・ブロックがCvPモードをイネーブルしているかどうかを示します。 変数 RO
[19] CVP_CONFIG_ERRORです。FPGAコントロール・ブロックからのこの信号の値を反映します。コンフィグレーション中にエラーが発生したかどうかを判断するためにソフトウェアによりチェックされます。 変数 RO
[18] CVP_CONFIG_READYです。FPGAコントロール・ブロックからのこの信号の値を反映します。アルゴリズムのプログラミング中にソフトウェアによりチェックされます。 変数 RO
[17:0] 予約 変数 RO
表 43.  CvP Mode Control CvP Mode Controlレジスターは、CvP動作のグローバル・コントロールを提供します。

ビット

レジスターの説明

リセット値

アクセス

[31:16]

予約済み

0x0000

RO

[15:8]

CVP_NUMCLKS.

これは、すべてのCvPデータの書き込みに対して送信するクロックの個数です。コンフィグレーション・イメージに応じて、このフィールドは次のいずれかの値に設定します。

  • 0x01 非圧縮で暗号化されていないイメージ向け
  • 0x04 非圧縮で暗号化されているイメージ向け
  • 0x08 すべての圧縮されたイメージ向け

0x00

RW

[7:3]

予約済み

0x0

RO

[2]

CVP_FULLCONFIGです。Arria V PCI Express用ハードIPを含むFPGA全体をリコンフィグレーションするようFPGAコントロール・ブロックに要求し、PCIeリンクをダウンさせます。

1'b0

RW

[1]

HIP_CLK_SELです。USER_MODEが1でPLD_CORE_READYが1の場合、PMAとファブリック・クロックとの間で選択します。次のエンコーディングが定義されています。

  • 1: PMAから内部クロックを選択します。これはCVP_MODEに向けて必要です。
  • 0: ソフト・ロジック・ファブリックからクロックを選択します。この設定は、正しいクロックを接続するコンフィグレーション・ファイルを持つUSER_MODEでファブリックがコンフィグレーションされている場合にのみ使用してください。

CvP中にクロックの切り替えが発生しないようにするには、この値はPCI Express用のハードIPが10 μs間アイドル状態になっている場合にのみ変更し、この値を変更した後は動作を再開する前に10 μs待機してください。

1'b0

RW

[0]

CVP_MODEです。IPコアをCVP_MODEあるいはNormalモードのいずれかに制御します。次のエンコーディングが定義されています。

  • 1:CVP_MODEはアクティブです。FPGAコントロール・ブロック・アクティブへの信号とすべてのTLPは、コンフィグレーション・スペースにルーティングされます。CVP_ENが0の場合、このCVP_MODEをイネーブルすることは不可能です。
  • 0: IPコアはNormalモードでTLPはFPGAファブリックにルーティングされます。

1'b0

RW
表 44.  CvP Dataレジスター

次の表は、CvP Dataレジスターを定義しています。64ビットデータの場合、オプションのCvP Data2はデータの上位32ビットを格納します。プログラミング・ソフトウェアは、これらのレジスターにコンフィグレーション・データを書き込みます。これらのレジスターへの書き込みすべてがFPGAコントロール・ブロックへのデータ出力を設定は、CvP Mode ControlレジスターのCVP_NUM_CLKSフィールドで指定したように<n>クロックサイクルをFPGAコントロール・ブロックに生成します。ソフトウェアは、メモリー・ライトdwordのすべてのバイトがイネーブルされていることを確認する必要があります。このレジスターにはコンフィグレーション・ライトを使用してアクセス可能です。別の方法としては、CvPモードの場合、これらのレジスターは、このデバイスのメモリースペースBARによって定義される任意のアドレスに、メモリー・ライトを使用することで書き込むことも可能です。メモリー・ライトを使用することで、コンフィグレーション・ライトよりもより高いスループットが可能となります。

ビット

レジスターの説明

リセット値

アクセス

[31:0]

デバイスをコンフィグレーションするために転送されるコンフィグレーション・データの上位32ビットです。32ビットまたは64ビットのデータが選択可能です。

0x00000000

RW

[31:0]

デバイスをコンフィグレーションするために転送されるコンフィグレーション・データの下位32ビットです。

0x00000000

RW
表 45.  CvPプログラミング・コントロール・レジスターこのレジスターは、CvPプログラミングを制御する目的でプログラミング・ソフトウェアによって書き込まれます。

ビット

レジスターの説明

リセット値

アクセス

[31:2]

予約済み

0x0000

RO

[1]

START_XFERです。FPGAコントロールに転送の開始を示すCvP出力を設定します。

1'b0

RW

[0]

CVP_CONFIGです。アサートされると、CvPを介して転送を開始するようFPGAコントロール・ブロックに指示します。

1'b0

RW
レベル 2 の表題