PCIeソリューションに向けた Arria V Avalon-MMインターフェイス: ユーザーガイド

ダウンロード PDF
ID 683773
日付 5/21/2017
Public
ドキュメント目次
ドキュメント目次 x
1. データシート 2. PCI Express用Avalon-MM Arria VハードIPスタートガイド 3. パラメータの設定 4. インターフェイスおよび信号の説明 5. レジスター 6. エンドポイントの割り込み 7. エラー処理 8. デザインの実装 9. 追加機能 10. トランシーバーPHY IPリコンフィグレーション 11. デバッグ A. PCI Expressに関するFAQ B. レーンの初期化とリバーサル C. 改訂履歴
1. データシート x
1.1. PCIe用Avalon-MMインターフェイス データシート 1.2. 機能特性 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. コンフィグレーション 1.6. デザイン例 1.7. IPコアの検証 1.8. パフォーマンスおよびリソース使用率 1.9. 推奨スピードグレード 1.10. PCI Expressに向けたデザインの作成
1.7. IPコアの検証 x
1.7.1. 互換性の試験環境
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド x
2.1. Qsysの実行 2.2. デザイン例の生成 2.3. ゲート・レベル・シミュレーションを実行する 2.4. Single Dwordデザインのシミュレーション 2.5. チャネル配置のガイドライ ンを理解する 2.6. シンセシス・ファイルの生成 2.7. Quartus® Prime開発ソフトウェアでデザインをコンパイルする 2.8. デバイスのプログラミング
3. パラメータの設定 x
3.1. Avalon-MMのシステム設定 3.2. ベース・アドレス・レジスター(BAR)の設定 3.3. 3.4. デバイスのケイパビリティー 3.5. エラーレポート 3.6. Link Capabilities 3.7. MSIおよびMSI-X Capabilities 3.8. パワー・マネジメント 3.9. Avalonメモリー・マップド・システムの設定
4. インターフェイスおよび信号の説明 x
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス 4.2. クロック信号 4.3. リセット信号 4.4. ハードIPステータス 4.5. Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み 4.6. 物理層インターフェイス信号
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス x
4.1.1. 32ビットの非バーストAvalon-MM Control Register Access (CRA)スレーブ信号 4.1.2. バーストおよび非バースト Avalon® -MMモジュール信号 4.1.3. 64ビットおよび128ビットのバーストTX Avalon-MMスレーブ信号
4.6. 物理層インターフェイス信号 x
4.6.1. トランシーバーのリコンフィグレーション 4.6.2. ハードIPステータス拡張 4.6.3. シリアル・インターフェイス信号 4.6.4. PIPEインターフェイス信号 4.6.5. テスト信号
4.6.2. ハードIPステータス拡張 x
4.6.2.1. コンフィグレーション・スペース・レジスターのアクセス 4.6.2.2. コンフィグレーション・スペース・レジスター・アクセスのタイミング
4.6.3. シリアル・インターフェイス信号 x
4.6.3.1. Arria VデバイスにおけるハードIPの物理レイアウト 4.6.3.2. Arria Vデバイスのチャネル配置
5. レジスター x
5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係 5.2. Type 0コンフィグレーション・スペース・レジスター 5.3. Type 1コンフィグレーション・スペース・レジスター 5.4. PCI Express機能構造 5.5. Intel定義のVSECレジスター 5.6. CvPレジスター 5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 5.8. Avalon-MMルートポートのプログラミング・モデル 5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター 5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター 5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター 5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 x
5.7.1. Avalon-MM to PCI Express割り込みレジスター
5.7.1. Avalon-MM to PCI Express割り込みレジスター x
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター 5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター 5.7.1.3. PCI Express Mailbox Registers 5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル 5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 5.7.1.6. Avalon-MM Mailbox Registers 5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
5.8. Avalon-MMルートポートのプログラミング・モデル x
5.8.1. 書き込みTLPの送信 5.8.2. 読み出しTLPの送信またはノンポステッド・コンプリーションTLPの受信 5.8.3. CRAインターフェイスを使用するBAR0の読み出しおよび書き込み例 5.8.4. ルートポートへのPCI ExpressからAvalon-MMの割り込みステータス・レジスターおよびイネーブル・レジスター 5.8.5. ルートポートTLPデータレジスター
6. エンドポイントの割り込み x
6.1. MSI割り込みおよびレガシー割り込みのイネーブル 6.2. Avalon-MM割り込みの生成 6.3. 複数のMSI/MSI-Xサポートを備えたAvalon-MMインターフェイスを使用したエンドポイント向け割り込み
7. エラー処理 x
7.1. 物理層のエラー 7.2. データリンク層のエラー 7.3. トランザクション層のエラー 7.4. エラー・レポーティングとデータ・ポイズニング 7.5. 訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット
8. デザインの実装 x
8.1. Assignment Editorを使用したアナログQSFアサインメントの作成 8.2. ピン・アサインメントの作成 8.3. リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス
9. 追加機能 x
9.1. プロトコルを介したコンフィグレーション(CvP) 9.2. Autonomousモード 9.3. ECRC
9.2. Autonomousモード x
9.2.1. Autonomousモードのイネーブル 9.2.2. CvP初期化のイネーブル
9.3. ECRC x
9.3.1. RXパス上のECRC 9.3.2. TXパス上のECRC
10. トランシーバーPHY IPリコンフィグレーション x
10.1. トランシーバー・リコンフィグレーション・コントローラーIPコアの接続 10.2. CvPを使用したデザインにおけるTransceiver Reconfiguration Controllerの接続
11. デバッグ x
11.1. ハードウェア立ち上げに関する問題 11.2. リンク・トレーニング 11.3. サードパーティー製PCIeアナライザーの使用 11.4. BIOS列挙の問題
C. 改訂履歴 x
C.1. PCIe* PCI Expressソリューションに向けた インテル® Arria® 10 Avalon® Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴
1. データシート
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド
3. パラメータの設定
4. インターフェイスおよび信号の説明
5. レジスター
6. エンドポイントの割り込み
7. エラー処理
8. デザインの実装
9. 追加機能
10. トランシーバーPHY IPリコンフィグレーション
11. デバッグ
A. PCI Expressに関するFAQ
B. レーンの初期化とリバーサル
C. 改訂履歴

4.6.4. PIPEインターフェイス信号

PIPE信号は、Gen1およびGen2のバリアントで使用できるため、シリアル・インターフェイスまたはPIPEインターフェイスのいずれかを使用したシミュレーションが可能です。PIPEシミュレーションはSERDESモデルをバイパスするため、PIPEインターフェイスを使用するシミュレーションの方がはるかに高速です。デフォルトでは、PIPEインターフェイスはGen1とGen2に対して8ビットです。実際のデザインに内部トランシーバーへのシリアル・インターフェイスが含まれてる場合でも、シミュレーションにPIPEインターフェイスが使用可能です。ただし、SignalTap® IIエンベデッド・ロジック・アナライザーを使用したこれらの信号のプロービングといった、ハードウェアでハードIP PIPEインターフェイスを使用することは不可能です。

表 34.  PIPEインターフェイス信号次の表では、レーン番号0を含む信号は他のレーンにも存在します。

信号

入力/出力

説明
txdata0[7:0]

出力

転送データ<n> (レーン<n>の2シンボル)です。このバスは、レーン<n>でデータを転送します。

txdatak0

出力

送信データ制御<n>です。この信号は、txdata <n>の制御ビットとして機能します。

txdetectrx0

出力

送信検出受信<n>です。この信号は、受信検出動作あるいはループバックを開始するようPHYレイヤーに指示します。

txelecidle0

出力

転送電気的アイドル<n>です。この信号は、TX出力を強制的にアイドル状態にします。

txcompl0

出力

転送コンプライアンス<n>です。この信号は、Complianceモード(負のCOM文字)でランニング・ディスパリティーを強制的に負にします。

rxpolarity0

出力

受信極性<n>です。この信号は、8B/10Bレシーバー・デコーディング・ブロックの極性を反転するようPHYレイヤーに指示します。

powerdown0 [1:0]

出力

パワーダウン<n>です。この信号は、電力ステートを特定のステート(P0、P0s、P1、P2)に変更するようPHYに要求します。

tx_deemph0

出力

転送ディエンファシス選択です。PCI Express用Arria VハードIPは、トレーニング・シーケンス(TS)中にリンクの反対側から受信した指示に基づいて、この信号の値を決定します。この値は、変更する必要はありません。

rxdata0[7:0] (1)

入力

受信データ<n> (レーン<n>の2シンボル)です。このバスは、レーン<n>でデータを受信します。

rxdatak0 (1)

入力

受信データ>n>です。このバスは、レーン<n>でデータを受信します。

rxvalid0 (1)

入力

受信有効<n>です。この信号は、rxdata <n>とrxdatak <n>のシンボルロックおよび有効データを示します。

phystatus0 (1)

入力

PHYステータス<n>です。この信号は、いくつかのPHY要求の完了を通信します。

eidleinfersel0[2:0]

出力

電気的アイドルエントリーの推論機構の選択です。次のエンコーディングが定義されています。

  • 3'b0xx: 現在のLTSSMステートでは電気的アイドルエントリーの推論が不要
  • 3'b100: Gen1またはGen2の128 usウィンドウでCOM/SKPオーダーセットが存在しない
  • 3'b101: Gen1またはGen2の1つの1280 UIインターバルにTS1/TS2オーダーセットが存在しない
  • 3'b110: Gen1の2000 UIインターバルおよびGen2の16000 UIで電気的アイドルが存在しない
  • 3'b111: Gen1の128 usウィンドウで電気的アイドルの終了が存在しない

rxelecidle0 (1)

入力

受信電気的アイドル<n>です。アサートされると、電気的アイドルの検出を示します。

rxstatus0[2:0] (1)

入力

受信ステータス<n>です。この信号は、受信データ・ストリームおよびレシーバーの検出に向けて受信ステータスおよびエラーコードをエンコードします。

sim_pipe_ltssmstate0[4:0]

入力および出力

LTSSMステート: LTSSMステートマシーンのエンコーディングは、次のステートを定義します。

  • 5’b00000: Detect.Quiet
  • 5’b 00001: Detect.Active
  • 5’b00010: Polling.Active
  • 5’b 00011: Polling.Compliance
  • 5’b 00100: Polling.Configuration
  • 5’B00101: Polling.Speed
  • 5’b00110: config.LinkwidthsStart
  • 5’b 00111: Config.Linkaccept
  • 5’b 01000: Config.Lanenumaccept
  • 5’b01001: Config.Lanenumwait
  • 5’b01010: Config.Complete
  • 5’b 01011: Config.Idle
  • 5’b01100: Recovery.Rcvlock
  • 5’b01101: Recovery.Rcvconfig
  • 5’b01110: Recovery.Idle
  • 5’b 01111: L0
  • 5’b10000: Disable
  • 5’b10001: Loopback.Entry
  • 5’B10010: Loopback.Active
  • 5’B10011: Loopback.Exit
  • 5’b10100: Hot.Reset
  • 5’b10101: LOs
  • 5’b11001: L2.transmit.Wake
  • 5’b11010: Recovery.Speed
  • 5’b11011: Recovery.Equalization, Phase 0
  • 5’b11100: Recovery.Equalization, Phase 1
  • 5’b11101: Recovery.Equalization, Phase 2
  • 5’b11110: Recovery.Equalization, Phase 3
  • 5’b11111: Recovery.Equalization, Done
sim_pipe_rate[1:0]

出力

この2ビット・エンコーディングの意味は次のとおりです。

  • 2’b00: Gen1レート(2.5 Gbps)
  • 2’b01: Gen2レート(5.0 Gbps)
  • 2’b1X: Gen3レート(8.0 Gbps)
sim_pipe_pclk_in

入力

このクロックはPIPEシミュレーションにのみ使用され、refclkから派生しています 。これはPIPEモード・シミュレーションに使用されるPIPEインターフェイス・クロックです。

txswing0

出力

アサートされると、トランスミッター電圧のフルスイングを示します。ディアサートされると、ハーフスイングを示します。

tx_margin0[2:0]

出力

送信VODマージン選択です。この信号の値は、 Link Control 2 Registerからの値に基づいています。シミュレーションにもに使用可能です。

注：

  1. これらの信号はシミュレーション専用です。 Quartus® Prime開発ソフトウェアのコンパイルでは、これらのPIPE信号はフローティングのままにすることが可能です。
レベル 2 の表題