PCIeソリューションに向けた Arria V Avalon-MMインターフェイス: ユーザーガイド

ダウンロード PDF
ID 683773
日付 5/21/2017
Public
ドキュメント目次
ドキュメント目次 x
1. データシート 2. PCI Express用Avalon-MM Arria VハードIPスタートガイド 3. パラメータの設定 4. インターフェイスおよび信号の説明 5. レジスター 6. エンドポイントの割り込み 7. エラー処理 8. デザインの実装 9. 追加機能 10. トランシーバーPHY IPリコンフィグレーション 11. デバッグ A. PCI Expressに関するFAQ B. レーンの初期化とリバーサル C. 改訂履歴
1. データシート x
1.1. PCIe用Avalon-MMインターフェイス データシート 1.2. 機能特性 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. コンフィグレーション 1.6. デザイン例 1.7. IPコアの検証 1.8. パフォーマンスおよびリソース使用率 1.9. 推奨スピードグレード 1.10. PCI Expressに向けたデザインの作成
1.7. IPコアの検証 x
1.7.1. 互換性の試験環境
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド x
2.1. Qsysの実行 2.2. デザイン例の生成 2.3. ゲート・レベル・シミュレーションを実行する 2.4. Single Dwordデザインのシミュレーション 2.5. チャネル配置のガイドライ ンを理解する 2.6. シンセシス・ファイルの生成 2.7. Quartus® Prime開発ソフトウェアでデザインをコンパイルする 2.8. デバイスのプログラミング
3. パラメータの設定 x
3.1. Avalon-MMのシステム設定 3.2. ベース・アドレス・レジスター(BAR)の設定 3.3. 3.4. デバイスのケイパビリティー 3.5. エラーレポート 3.6. Link Capabilities 3.7. MSIおよびMSI-X Capabilities 3.8. パワー・マネジメント 3.9. Avalonメモリー・マップド・システムの設定
4. インターフェイスおよび信号の説明 x
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス 4.2. クロック信号 4.3. リセット信号 4.4. ハードIPステータス 4.5. Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み 4.6. 物理層インターフェイス信号
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス x
4.1.1. 32ビットの非バーストAvalon-MM Control Register Access (CRA)スレーブ信号 4.1.2. バーストおよび非バースト Avalon® -MMモジュール信号 4.1.3. 64ビットおよび128ビットのバーストTX Avalon-MMスレーブ信号
4.6. 物理層インターフェイス信号 x
4.6.1. トランシーバーのリコンフィグレーション 4.6.2. ハードIPステータス拡張 4.6.3. シリアル・インターフェイス信号 4.6.4. PIPEインターフェイス信号 4.6.5. テスト信号
4.6.2. ハードIPステータス拡張 x
4.6.2.1. コンフィグレーション・スペース・レジスターのアクセス 4.6.2.2. コンフィグレーション・スペース・レジスター・アクセスのタイミング
4.6.3. シリアル・インターフェイス信号 x
4.6.3.1. Arria VデバイスにおけるハードIPの物理レイアウト 4.6.3.2. Arria Vデバイスのチャネル配置
5. レジスター x
5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係 5.2. Type 0コンフィグレーション・スペース・レジスター 5.3. Type 1コンフィグレーション・スペース・レジスター 5.4. PCI Express機能構造 5.5. Intel定義のVSECレジスター 5.6. CvPレジスター 5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 5.8. Avalon-MMルートポートのプログラミング・モデル 5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター 5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター 5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター 5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 x
5.7.1. Avalon-MM to PCI Express割り込みレジスター
5.7.1. Avalon-MM to PCI Express割り込みレジスター x
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター 5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター 5.7.1.3. PCI Express Mailbox Registers 5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル 5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 5.7.1.6. Avalon-MM Mailbox Registers 5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
5.8. Avalon-MMルートポートのプログラミング・モデル x
5.8.1. 書き込みTLPの送信 5.8.2. 読み出しTLPの送信またはノンポステッド・コンプリーションTLPの受信 5.8.3. CRAインターフェイスを使用するBAR0の読み出しおよび書き込み例 5.8.4. ルートポートへのPCI ExpressからAvalon-MMの割り込みステータス・レジスターおよびイネーブル・レジスター 5.8.5. ルートポートTLPデータレジスター
6. エンドポイントの割り込み x
6.1. MSI割り込みおよびレガシー割り込みのイネーブル 6.2. Avalon-MM割り込みの生成 6.3. 複数のMSI/MSI-Xサポートを備えたAvalon-MMインターフェイスを使用したエンドポイント向け割り込み
7. エラー処理 x
7.1. 物理層のエラー 7.2. データリンク層のエラー 7.3. トランザクション層のエラー 7.4. エラー・レポーティングとデータ・ポイズニング 7.5. 訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット
8. デザインの実装 x
8.1. Assignment Editorを使用したアナログQSFアサインメントの作成 8.2. ピン・アサインメントの作成 8.3. リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス
9. 追加機能 x
9.1. プロトコルを介したコンフィグレーション(CvP) 9.2. Autonomousモード 9.3. ECRC
9.2. Autonomousモード x
9.2.1. Autonomousモードのイネーブル 9.2.2. CvP初期化のイネーブル
9.3. ECRC x
9.3.1. RXパス上のECRC 9.3.2. TXパス上のECRC
10. トランシーバーPHY IPリコンフィグレーション x
10.1. トランシーバー・リコンフィグレーション・コントローラーIPコアの接続 10.2. CvPを使用したデザインにおけるTransceiver Reconfiguration Controllerの接続
11. デバッグ x
11.1. ハードウェア立ち上げに関する問題 11.2. リンク・トレーニング 11.3. サードパーティー製PCIeアナライザーの使用 11.4. BIOS列挙の問題
C. 改訂履歴 x
C.1. PCIe* PCI Expressソリューションに向けた インテル® Arria® 10 Avalon® Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴
1. データシート
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド
3. パラメータの設定
4. インターフェイスおよび信号の説明
5. レジスター
6. エンドポイントの割り込み
7. エラー処理
8. デザインの実装
9. 追加機能
10. トランシーバーPHY IPリコンフィグレーション
11. デバッグ
A. PCI Expressに関するFAQ
B. レーンの初期化とリバーサル
C. 改訂履歴

5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明

CRA Avalon-MMスレーブモジュールは、PCI Express Avalon-MMブリッジのアクセス・コントロールとステータス・レジスターを提供します。さらに、read-onlyモードでは、選択したコンフィグレーション・スペース・レジスターとリンク・ステータス・レジスターを提供します。このモジュールはオプションです。ただし、レジスターにアクセスするためには、このモジュールを含める必要があります。

コントロールおよびステータス・レジスターのアドレススペースは、16KBです。4 KBのサブリージョンそれぞれに、各種機能が含まれています。このような機能はPCI Express Root Complexのみからのアクセス、Avalon-MMプロセッサーのみからのアクセス、あるいは両タイプのプロセッサーからのアクセスに特化しています。すべてのアクセスはインターコネクト・ファブリックをまたぐことになる(Avalon‑MM Arria VPCI ExpressのハードIPはインターコネクト・ファブリックを介してルーティングされます)ので、ハードウェアは個々のプロセッサーが特定の領域へアクセスするにあたっての制限を強制することはありません。ただし、このような領域は、プロセッサー・ソフトウェアによる直接的な強制を可能にするように設計されています。次の図は、ホストCPUおよびPCI ExpressリンクからのAvalon-MMコントロールおよびステータス・レジスターへのアクセスを示しています。

図 23. Avalon-MMブリッジ・コントロールおよびステータス・レジスターへのアクセス

次の表は、4つのサブ領域について説明しています。

表 46.  Avalon-MMコントロールおよびステータス・レジスターのアドレススペース

アドレス範囲

アドレススペースの使用

0x0000~0x0FFF

一般的に、PCI Expressリンクパートナーによるアクセスにのみ意図されているレジスターです。これには、PCI Express割り込みイネーブル・コントロール、PCI Express Avalon-MMブリッジ・メールボックス・レジスターへの書き込みアクセス、Avalon-MM-to-PCI Express Mailboxレジスターへの読み取りアクセスが含まれます。

0x1000~0x1FFF

Avalon-MMとPCI Express間のアドレス変換テーブルです。システムデザインによっては、Expressリンクパートナー、Avalon-MMプロセッサー、またはその両方からアクセス可能です。

0x2000~0x2FFF

ルートポート要求レジスターです。 Nios IIプロセッサーなどのエンベデッド・プロセッサーは、これらのレジスターをプログラミングしてコンフィグレーションTLP、I/O TLP、シングルdwordメモリーの読み出しおよび書き込み要求に向けてデータを送信し、エンドポイントからの割り込みを受信するためのデータを受信します。

0x3000~0x3FFF

一般的に、Avalon-MMプロセッサーによるアクセスにのみ意図されているレジスターです。選択したコンフィグレーション・スペースおよびステータス・レジスターへのホストによるアクセスを提供します。
注: この範囲の未定義のアドレスに発行されたリードに対して返されるデータは、予測不可能です。

次の表は、PCI Express Avalon-MMブリッジ・レジスターの完全なアドレスマップをリスト表示しています。

注: 次の表で緑色で表示されたテキストは、詳細なレジスターの説明にリンクされています。
表 47.  PCI Express Avalon-MMブリッジ・レジスター・マップ

アドレス範囲

レジスター

0x0040

Avalon-MM to PCI Express割り込みステータス・レジスター

0x0050

Avalon-MM to PCI Express割り込みステータス・イネーブル・レジスター

0x0800~0x081F

PCI Express to Avalon-MM Mailboxレジスター

0x0900~x091F

Avalon-MM to PCI Express Mailboxレジスター

0x1000~0x1FFF

Avalon-MM to PCI Expressアドレス変換テーブル

0x2000~0x2FFF

ルートポートTLPデータレジスター

0x3060

ルートポート向けのAvalon-MM to PCI Express割り込みステータス・レジスター

0x3060

エンドポイント向けのPCI Express to Avalon-MM割り込みステータス・レジスター

0x3070

ルートポート向けのINT-X割り込みイネーブル・レジスター

0x3070

エンドポイント向けのINT-X割り込みイネーブル・レジスター

0x3A00~0x3A1F

Avalon-MM to PCI Express Mailboxレジスター

0x3B00~0x3B1F

PCI Express to Avalon-MM Mailboxレジスター

0x3C00~0x3C6C

 選択したコンフィグレーション・スペースおよびステータス・レジスターへのホスト(Avalon-MMマスター)アクセス
レベル 2 の表題