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5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係
5.2. Type 0コンフィグレーション・スペース・レジスター
5.3. Type 1コンフィグレーション・スペース・レジスター
5.4. PCI Express機能構造
5.5. Intel定義のVSECレジスター
5.6. CvPレジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明
5.8. Avalon-MMルートポートのプログラミング・モデル
5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター
5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター
5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター
5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター
5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター
5.7.1.3. PCI Express Mailbox Registers
5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル
5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター
5.7.1.6. Avalon-MM Mailbox Registers
5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
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1.8. パフォーマンスおよびリソース使用率
PCIeプロトコル・スタックはハード化されたロジックに実装されているため、使用するデバイスリソースは1%未満となります。
Avalon-MMブリッジはソフトロジックに実装されており、ハード化されたプロトコル・スタックのフロントエンドとして機能します。次の表は、 Quartus® Prime開発ソフトウェアの現在のバージョンを使用した場合の、選択したコンフィグレーションの一般的なデバイス・リソース使用量を示しています。M10Kメモリーブロックを除き、次の表のALMおよびロジック・レジスターの個数は、最も近い50に切り上げられます。
データレートあるいはインターフェイス幅 |
ALM |
メモリーM10K |
ロジックレジスター |
---|---|---|---|
Avalon‑MMブリッジ | |||
Gen1 ×4 |
1250 |
27 |
1700 |
Gen2 ×8 |
2100 |
35 |
3050 |
Avalon-MMインターフェイス–Completer Only | |||
64 |
600 |
11 |
900 |
128 |
1350 |
22 |
2300 |
Avalon-MM–Completer Only Single DWord | |||
64 |
160 |
0 |
230 |
注: トランシーバー・モジュールのソフト・キャリブレーションには、追加ロジックが必要です。必要となるロジックの量は、コンフィグレーションによって異なります。