PCIeソリューションに向けた Arria V Avalon-MMインターフェイス: ユーザーガイド

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ID 683773
日付 5/21/2017
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ドキュメント目次
ドキュメント目次 x
1. データシート 2. PCI Express用Avalon-MM Arria VハードIPスタートガイド 3. パラメータの設定 4. インターフェイスおよび信号の説明 5. レジスター 6. エンドポイントの割り込み 7. エラー処理 8. デザインの実装 9. 追加機能 10. トランシーバーPHY IPリコンフィグレーション 11. デバッグ A. PCI Expressに関するFAQ B. レーンの初期化とリバーサル C. 改訂履歴
1. データシート x
1.1. PCIe用Avalon-MMインターフェイス データシート 1.2. 機能特性 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. コンフィグレーション 1.6. デザイン例 1.7. IPコアの検証 1.8. パフォーマンスおよびリソース使用率 1.9. 推奨スピードグレード 1.10. PCI Expressに向けたデザインの作成
1.7. IPコアの検証 x
1.7.1. 互換性の試験環境
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド x
2.1. Qsysの実行 2.2. デザイン例の生成 2.3. ゲート・レベル・シミュレーションを実行する 2.4. Single Dwordデザインのシミュレーション 2.5. チャネル配置のガイドライ ンを理解する 2.6. シンセシス・ファイルの生成 2.7. Quartus® Prime開発ソフトウェアでデザインをコンパイルする 2.8. デバイスのプログラミング
3. パラメータの設定 x
3.1. Avalon-MMのシステム設定 3.2. ベース・アドレス・レジスター(BAR)の設定 3.3. 3.4. デバイスのケイパビリティー 3.5. エラーレポート 3.6. Link Capabilities 3.7. MSIおよびMSI-X Capabilities 3.8. パワー・マネジメント 3.9. Avalonメモリー・マップド・システムの設定
4. インターフェイスおよび信号の説明 x
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス 4.2. クロック信号 4.3. リセット信号 4.4. ハードIPステータス 4.5. Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み 4.6. 物理層インターフェイス信号
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス x
4.1.1. 32ビットの非バーストAvalon-MM Control Register Access (CRA)スレーブ信号 4.1.2. バーストおよび非バースト Avalon® -MMモジュール信号 4.1.3. 64ビットおよび128ビットのバーストTX Avalon-MMスレーブ信号
4.6. 物理層インターフェイス信号 x
4.6.1. トランシーバーのリコンフィグレーション 4.6.2. ハードIPステータス拡張 4.6.3. シリアル・インターフェイス信号 4.6.4. PIPEインターフェイス信号 4.6.5. テスト信号
4.6.2. ハードIPステータス拡張 x
4.6.2.1. コンフィグレーション・スペース・レジスターのアクセス 4.6.2.2. コンフィグレーション・スペース・レジスター・アクセスのタイミング
4.6.3. シリアル・インターフェイス信号 x
4.6.3.1. Arria VデバイスにおけるハードIPの物理レイアウト 4.6.3.2. Arria Vデバイスのチャネル配置
5. レジスター x
5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係 5.2. Type 0コンフィグレーション・スペース・レジスター 5.3. Type 1コンフィグレーション・スペース・レジスター 5.4. PCI Express機能構造 5.5. Intel定義のVSECレジスター 5.6. CvPレジスター 5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 5.8. Avalon-MMルートポートのプログラミング・モデル 5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター 5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター 5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター 5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 x
5.7.1. Avalon-MM to PCI Express割り込みレジスター
5.7.1. Avalon-MM to PCI Express割り込みレジスター x
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター 5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター 5.7.1.3. PCI Express Mailbox Registers 5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル 5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 5.7.1.6. Avalon-MM Mailbox Registers 5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
5.8. Avalon-MMルートポートのプログラミング・モデル x
5.8.1. 書き込みTLPの送信 5.8.2. 読み出しTLPの送信またはノンポステッド・コンプリーションTLPの受信 5.8.3. CRAインターフェイスを使用するBAR0の読み出しおよび書き込み例 5.8.4. ルートポートへのPCI ExpressからAvalon-MMの割り込みステータス・レジスターおよびイネーブル・レジスター 5.8.5. ルートポートTLPデータレジスター
6. エンドポイントの割り込み x
6.1. MSI割り込みおよびレガシー割り込みのイネーブル 6.2. Avalon-MM割り込みの生成 6.3. 複数のMSI/MSI-Xサポートを備えたAvalon-MMインターフェイスを使用したエンドポイント向け割り込み
7. エラー処理 x
7.1. 物理層のエラー 7.2. データリンク層のエラー 7.3. トランザクション層のエラー 7.4. エラー・レポーティングとデータ・ポイズニング 7.5. 訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット
8. デザインの実装 x
8.1. Assignment Editorを使用したアナログQSFアサインメントの作成 8.2. ピン・アサインメントの作成 8.3. リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス
9. 追加機能 x
9.1. プロトコルを介したコンフィグレーション(CvP) 9.2. Autonomousモード 9.3. ECRC
9.2. Autonomousモード x
9.2.1. Autonomousモードのイネーブル 9.2.2. CvP初期化のイネーブル
9.3. ECRC x
9.3.1. RXパス上のECRC 9.3.2. TXパス上のECRC
10. トランシーバーPHY IPリコンフィグレーション x
10.1. トランシーバー・リコンフィグレーション・コントローラーIPコアの接続 10.2. CvPを使用したデザインにおけるTransceiver Reconfiguration Controllerの接続
11. デバッグ x
11.1. ハードウェア立ち上げに関する問題 11.2. リンク・トレーニング 11.3. サードパーティー製PCIeアナライザーの使用 11.4. BIOS列挙の問題
C. 改訂履歴 x
C.1. PCIe* PCI Expressソリューションに向けた インテル® Arria® 10 Avalon® Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴
1. データシート
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド
3. パラメータの設定
4. インターフェイスおよび信号の説明
5. レジスター
6. エンドポイントの割り込み
7. エラー処理
8. デザインの実装
9. 追加機能
10. トランシーバーPHY IPリコンフィグレーション
11. デバッグ
A. PCI Expressに関するFAQ
B. レーンの初期化とリバーサル
C. 改訂履歴

4.4. ハードIPステータス

リセット・シーケンスとリセットロジックのブロック図の詳細については、リセットとクロックを参照してください。

表 24.  ステータスとリンク・トレーニング信号

信号

入力/出力

説明

derr_cor_ext_rcv

出力

RXバッファー内の訂正されたエラーを示します。この信号はデバッグ専用です。 RXバッファーがデータで満たされるまで有効ではありません。これは、レベルではなく、パルス信号です。内部では、パルスは500 Mhzクロックで生成されます。パスル・エクステンダーは、250 MHzで動作するFPGAファブリックがキャプチャできるように信号を拡張します。このエラーはIPコアによって修正されているため、アプリケーション層の介入は必要ではありません。3

derr_cor_ext_rpl

出力

リトライバッファー内の訂正されたエラーを示します。この信号はデバッグ専用です。このエラーはIPコアによって修正されているため、アプリケーション層の介入は必要ではありません。3

derr_rpl

出力

リトライバッファー内の訂正されていないエラーを示します。この信号はデバッグ専用です。3

この信号は、Arria VおよびCyclone Vデバイスでは使用できません。
dlup_exit

出力

この信号は、IPコアがDLCMSM DL_Upステートを抜ける際、1つのpld_clkサイクルでLowでアサートされます。これは、データリンク層がPCIeリンクの他端との通信を失い、Upステートとなったことを示しています。このパルスがアサートされると、アプリケーション層は少なくとも32サイクルの間アサートされる内部リセット信号を生成する必要があります。

ev128ns

出力

タイムベースでアラインメントされたアクティビティーを作成する目的で128 nsごとにアサートされます。
ev1us

出力

タイムベースでアラインメントされたアクティビティーを作成する目的で1µsごとにアサートされます。

hotrst_exit

出力

ホットリセットExitです。この信号は、LTSSMがホットリセット・ステートを抜けると、1クロックサイクル間アサートされます。この信号により、アプリケーション層はリセットとなります。この信号はアクティブLowです。このパルスがアサートされると、アプリケーション層は少なくとも32サイクルの間アサートされる内部リセット信号を生成する必要があります。
int_status[3:0]

出力

この信号は、アプリケーション層にレガシー割り込みを次のようにドライブします。

  • Int_status[0]: 割り込み信号A
  • int_status[1]: 割り込み信号B
  • int_status[2]: 割り込み信号C
  • int_status[3]: 割り込み信号D
ko_cpl_spc_data[11:0]

出力

アプリケーション層は、この信号を使用して、コンプリーション・データのRXバッファー・オーバーフローを防止する回路を構築することができます。エンドポイントは、コンプリーション・データに向けて無限スペースを宣言する必要があります。ただし、RXバッファースペースは有限です。ko_cpl_spc_dataは、コンプリーションRXバッファーに格納可能な合計16バイトのコンプリーション・データ・ユニットを反映する静的な信号です。

ko_cpl_spc_header[7:0]

出力

アプリケーション層は、この信号を使用して、コンプリーション・ヘッダーのRXバッファー・オーバーフローを防止する回路を構築することができます。エンドポイントは、コンプリーション・ヘッダーに向けて無限スペースを宣言する必要があります。ただし、RXバッファースペースは有限です。ko_cpl_spc_headerは、RXバッファーに格納可能なコンプリーション・ヘッダーを示す静的な信号です。

l2_exit

出力

L2 Exitです。この信号はアクティブLowです。それ以外はHighのままです。この信号は、LTSSMがl2.idleからdetectに遷移した後、1サイクル(1から0、そして0から1に値を変更する)間アサートされます。このパルスがアサートされると、アプリケーション層は少なくとも32サイクルの間アサートされる内部リセット信号を生成する必要があります。

lane_act[3:0]

出力

レーン・アクティブ・モードです。この信号は、リンク・トレーニング中にコンフィグレーションされたレーン数を示します。次のエンコーディングが定義されています。

  • 4’b0001: 1 レーン
  • 4’b0010: 2 レーン
  • 4’b0100: 4 レーン
  • 4’b1000: 8 レーン
ltssmstate[4:0]

出力

LTSSMステート: LTSSMステートマシーンのエンコーディングは、次のステートを定義します。

  • 00000: Detect.Quiet
  • 00001: Detect.Active
  • 00010: Polling.Active
  • 00011: Polling.Compliance
  • 00100: Polling.Configuration
  • 00101: Polling.Speed
  • 00110: config.Linkwidthstart
  • 00111: Config.Linkaccept
  • 01000: Config.Lanenumaccept
  • 01001: Config.Lanenumwait
  • 01010: Config.Complete
  • 01011: Config.Idle
  • 01100: Recovery.Rcvlock
  • 01101: Recovery.Rcvconfig
  • 01110: Recovery.Idle
  • 01111: L0
  • 10000: Disable
  • 10001: Loopback.Entry
  • 10010: Loopback.Active
  • 10011: Loopback.Exit
  • 10100: Hot.Reset
  • 10101: LOs
  • 11001: L2.transmit.Wake
  • 11010: Recovery.Speed
  • 11011:Recovery.Equalization, Phase 0
  • 11100:Recovery.Equalization, Phase 1
  • 11101:Recovery.Equalization, Phase 2
  • 11110: Recovery.Equalization, Phase 3
関連情報
3 デバッグ信号は厳密には検証されていないため、動作を観察する目的でのみ使用してください。デバッグ信号をカスタムロジックの駆動に使用しないでください。デバッグ信号は、カスタムロジックの駆動には使用しないでください。
レベル 2 の表題