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5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係
5.2. Type 0コンフィグレーション・スペース・レジスター
5.3. Type 1コンフィグレーション・スペース・レジスター
5.4. PCI Express機能構造
5.5. Intel定義のVSECレジスター
5.6. CvPレジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明
5.8. Avalon-MMルートポートのプログラミング・モデル
5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター
5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター
5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター
5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター
5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター
5.7.1.3. PCI Express Mailbox Registers
5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル
5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター
5.7.1.6. Avalon-MM Mailbox Registers
5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
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1.10. PCI Expressに向けたデザインの作成
デザイン要件に最適なPCIeバリアントを選択します。
- デザインはエンドポイントか、それともルートポートか?
- 実装するジェネレーションはどれか?
- 実装するリンク幅は?
- アプリケーションが必要とする帯域幅は?
- プロトコルを介したコンフィグレーション(CvP)が必要か?
注: 次のステップは、デザイン生成およびシミュレーション・プロセスの概要のみを説明します。詳細は、Quick Start Guideの章を参照してください。
- 使用するバリアントに向けてパラメーターを選択します。
- インテル® Arria® 10デバイスの場合、component GUIのnew Example Designタブを使用して、指定するデザインを生成することができます。次に、この例をシミュレーションし、 インテル® Arria® 10 FPGA Development Kitにダウンロードします。詳細は、 インテル® Arria® 10/ インテル® Cyclone® 10 GX PCI Express* IP Core Quick Start Guideを参照してください。
- すべてのデバイスで、Intelが提供するデザイン例を使用してシミュレーションが実行可能です。すべてのスタティックPCI Expressデザイン例は、 <install_dir>/ip/altera/altera_pcie/altera_pcie_<dev>_ed/example_design/<dev> にて利用可能です。これとは別に、シミュレーション・モデルを作成し、独自のカスタムBFMもしくはサードパーティー制のBFMを使用します。Platform DesignerGenerateメニューでシミュレーション・モデルを生成します。Intelは、すべてのIPに向けて ModelSim* - Intel FPGA Editionをサポートしています。PCIeコアは、Aldec RivieraPro*、CadenceNCSim*、Mentor Graphics ModelSim*とSynopsys VCS*およびVCS-MX*シミュレーターをサポートしています。
IntelテストベンチおよびルートポートBFMあるいはエンドポイントBFMは、バリエーションに接続するアプリケーション・レイヤー・ロジックの基本的な検証手段を提供します。ただし、このテストベンチとルートポートBFMは完全な検証環境の代わりとなるものではありません。アプリケーションを十分に検証するには、Intelでは、市販のPCI Express検証IPとツールを入手するか、独自のハードウェア検証を行うか、またはその両方を行うことを推奨しています。
- Quartus® Prime開発ソフトウェアを使用してデザインをコンパイルします。デザインのバージョンと実行する Quartus® Prime開発ソフトウェアのバージョンがマッチしない場合、PCIeデザインを再度生成してください。
- デザインをIntel開発ボードまたは独自のPCBにダウンロードします。Intel開発ボードのリストからAll Development Kitsリンクをクリックします。
- ハードウェアを検査します。ハードウェアの挙動を観察するには、IntelのSignal Tapロジック・アナライザーあるいはサードパーティー製プロトコル・アナライザーを使用することができます。
- アプリケーション・レイヤー・ロジックを、Intelテストベンチのアプリケーション・レイヤー・ロジックに置き換えます。次に手順3から6を繰り返します。Intelテストベンチでは、PCIeコアは通常、DUT(device under test)と呼ばれます。アプリケーション・レイヤー・ロジックは通常、APPSと呼ばれます。