インテルのみ表示可能 — GUID: oid1499473493171
Ixiasoft
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4.1.2. USBインターフェイスのデザイン・ガイドライン
インテル® Stratix® 10 HPSでは、1.8 Vの専用HPS I/Oを使用し、組み込みUSB MACを業界標準のUSB 2.0 ULPI PHYに直接接続することができます。FPGA配線リソースを使用せず、タイミングが固定されているため、デザインは簡潔になります。
このガイドでは、サポートされているすべてのPHY動作速度 (高速HS 480 Mbps、フルスピードFS 12 Mbps、および低速LS 1.5 Mbps) を網羅するデザイン・ガイドラインについて説明します。
ガイドライン: インテルでは、デバイスがクロックを供給する場合のUSB PHYモードと、外部クロックがソースの場合のUSB PHYモードをどちらもサポートするようにボードをデザインすることを推奨しています。
Stratix 10 SoC開発キットはMicrochip USB3320 USB PHYを使用します。このデバイスは、HPS USBモジュールで動作することが知られています。
- STP
- NXT
- DIR
最後に、60 MHzの静的クロックがPHYまたは外部オシレーターから駆動され、一部のHPSからUSB MACのレジスターアクセスなどの動作に必要とされます。PHYメーカーより提供されているリセットおよび電源投入に関する推奨事項に従っていることを確認してください。
- 出力モード—出力クロックモードでは、クロックはUSB PHYによって生成されます。信号はすべてこのクロックに同期しています。
図 17. 出力モード
- 入力モード—入力クロックモードでは、PHYは外部ソースからのクロックを受信します。信号はすべてこのクロックに同期しています。このモードにおいてクロックは、FPGAのPLLまたは外部ソースで生成できます。
図 18. 入力モード
ガイドライン: USB信号のトレース長が最小になっていることを確認します。
ガイドライン: シグナル・インテグリティーが考慮されていることを確認します。
シグナル・インテグリティーは主に、PHYからHPSのMACに駆動されるCLK信号において重要です。これらの信号は最大長のポイントツーポイントであるため、通常は終端せずに実行できますが、インテルでは、トレースをシミュレーションし反射を最小限に抑えることを推奨しています。シミュレーションで特に示されない限り、FPGAからの50 Ω出力設定を使用することが一般的に推奨されます。可能であれば、PHYベンダーが提供する同様の設定を使用します。
ガイドライン: OTG動作を使用する場合はデザインを適切に行います。
On-the-Go (OTG) 機能を使用する場合、SoCはホストまたはエンドポイントになることができます。ホストモードにおいては、USBフラッシュドライブをサポートしている場合や、潜在的にUSBハードドライブをサポートしている場合などの電力供給を考慮してください。これらの電力要件と逆電流は通常、インテルStratix 10 SoC FPGA 開発キットで使用されているような外部ダイオードと電流リミッターを使用し考慮する必要があります。
インテルStratix 10 SoC 開発ボードの回路図に関しては、Stratix 10 FPGA Development Kit User Guideを参照ください。