AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

ID 683117
日付 4/17/2019
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ドキュメント目次

3.4. FPGAアクセラレーターに向けたタイミング・クロージャー

FPGAに公開されているHPSブリッジとFPGA-to-SDRAMポートは同期しています。また、クロック・クロッシングはインターフェイス内で実行されます。そのため、FPGAに面しているロジックとユーザーデザインのタイミングが収束することのみをTiming Analyzerで確認してください。HPSは割り込みを非同期と見なすため、HPSロジックはそれらを内部HPSクロックドメインに再同期します。よって、割り込みのタイミングを収束する必要はありません。