AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

ID 683117
日付 4/17/2019
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ドキュメント目次

2.3.1. HPS EMAC PHYインターフェイス

Synopsys* DesignWare* 3504‑0 Universal 10/100/1000 Ethernet MAC IPバージョンに基づくEMACは3つあります。プラットフォーム・デザイナーでHPSコンポーネントをEMACペリフェラルにコンフィグレーションする際は、HPS専用I/Oバンク2にあるサポートされている次のPHYインターフェイスから1つを、各EMACインスタンスに選択する必要があります。
  • Reduced Media Independent Interface (RMII)
  • Reduced Gigabit Media Independent Interface (RGMII)
注: RGMII- 内部遅延 (RGMII-ID) はRGMIIバージョン2.0仕様のコンポーネントで、転送されたデータパスクロックに遅延を追加し、そのクロックをデータの中央に配置するトランスミッターの機能を定義します。遅延は、トランスミッター (MAC) のTX_CLKおよびトランスミッター (PHY) のRX_CLKに追加されます。HPS専用I/OバンクのピンMUXは、150 psの増分で最大2.4 nsの遅延を追加する機能を備えています。これは、PHYでクロックを送信データの中央に配置するために必要な1.5 nsを超えています。

ガイドライン: PHYデバイスを選択する際は、要求するイーサネット・レート、使用可能なI/Oおよびトランシーバー、スキュー制御機能を提供するPHYデバイス、およびデバイスドライバーの可用性を考慮してください。

インテル® Stratix® 10 SoC開発キットはMicrochip KSZ9031 Ethernet PHYを使用しています。このデバイスは、 インテル® Stratix® 10 HPSイーサネットPHYインターフェイスおよびソフトウェア・デバイス・ドライバーで動作することが分かっています。

HPSコンポーネントによってFPGAファブリックに公開されるMIIまたはGMII PHYインターフェイスは、FPGAのソフト適応ロジックと汎用FPGA I/OおよびトランシーバーFPGA I/Oの機能を使用し、RMII、SGMII、SMII、TBIなどのほかのPHYインターフェイス標準に適合させることが可能です。

詳細については、ご利用のオペレーティング・システムで使用可能なデバイスドライバー、または インテル® Stratix® 10 SoC開発キットで提供されるLinuxデバイスドライバーを参照してください。

EMACは、HPSおよびFPGA I/Oを介してさまざまなPHYインターフェイスと制御オプションを提供します。

HPS I/Oにピン制限のあるデザインの場合、EMACはGMIIまたはMII PHYインターフェイスをFPGAファブリックに公開するようコンフィグレーションできます。これはFPGA I/Oピンに直接ルーティング可能です。PHYインターフェイスをFPGAファブリックに公開すると、適切な汎用I/OまたはトランシーバーI/Oリソースとともにソフトロジックを使用し、GMIIまたはMIIをSGMIIやRMIIなどのほかのPHYインターフェイス・タイプに適合させることができます。
注: ギガビットおよび10/100 Mbpsアクセスには、GMIIおよびMIIバス・インターフェイスをそれぞれ使用し、FPGAファブリックを介してPHYをHPS EMACに接続できます。

ガイドライン: GMII-to-SGMIIアダプターは、トランシーバー・ベースのSGMII光モジュールに自動的に適合させるために使用可能です。

EMACはまた、MDIOの代わりにI2Cを制御インターフェイスに提供します。HPSもしくはFPGAは、5つの汎用I2Cペリフェラルのうちの3つをPHYデバイスの制御に使用できます。
  • i2c_emac_0
  • i2c_emac_1
  • i2c_emac_2
2 HPS専用I/Oバンクは、1.8 V信号の48のI/Oで構成されます。