AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

ID 683117
日付 4/17/2019
Public
ドキュメント目次

3.1.3. FPGA-to-HPSブリッジ

ガイドライン: FPGA-to-HPSブリッジを、FPGAのマスターからHPSへのキャッシュ・コヒーレンシーなメモリー・アクセスに使用します。

FPGA-to-HPSブリッジにより、FPGAファブリックに実装されたマスターは、HPS内のメモリーおよびペリフェラルにアクセスできます。このブリッジは、固定の128ビットのデータパスをサポートします。プラットフォーム・デザイナーは、生成されたインターコネクトで幅の狭いマスターに対しデータ幅を適応させることができます。

ガイドライン: FPGA-to-HPSブリッジは、キャッシュ・コヒーレンシーなメモリー・アクセスをACE-Liteプロトコルでサポートします。

FPGAマスターは、キャッシュ・コヒーレンシーなアクセスにACE-Liteのキャッシュ信号拡張を使用する必要があります。

キャッシュ・コヒーレンシーなトランザクションのためのACE-Liteプロトコル拡張に関しては、 Arm* DeveloperウェブサイトのAXI and ACE Protocol Specificationを参照ください。