AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

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ID 683117
日付 4/17/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10 SoCデバイスのデザイン・ガイドライン概要 2. Stratix 10 SoC FPGAのボード・デザイン・ガイドライン 3. Stratix 10 SoC FPGAのFPGAとの接続 4. Stratix 10 SoC FPGAのシステムに関する考慮事項 5. インテル® Stratix® 10 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン 6. Stratix 10 SoC FPGAに関連する推奨リソース
1. インテル® Stratix® 10 SoCデバイスのデザイン・ガイドライン概要 x
1.1. Stratix 10 SoCデバイスのデザイン・ガイドライン概要の改訂履歴
2. Stratix 10 SoC FPGAのボード・デザイン・ガイドライン x
2.1. HPSのクロックおよびリセットのデザインにおける考慮事項 2.2. デバイスI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 2.3. HPSインターフェイスにおけるデザイン・ガイドライン 2.4. HPS EMIFデザインの考慮事項 2.5. HPSメモリーのデバッグ 2.6. HPSのバウンダリー・スキャン 2.7. エンベデッド・ソフトウェアのデバッグとトレース 2.8. インテル® Stratix® 10 SoC FPGAのボード・デザイン・ガイドライン改訂履歴
2.1. HPSのクロックおよびリセットのデザインにおける考慮事項 x
2.1.1. HPSクロックのプランニング 2.1.2. 早期ピン・プランニングおよびI/O割り当ての解析 2.1.3. HPSクロック、リセット、PoRのピン機能と接続 2.1.4. リモート・システム・アップデート (RSU) 機能に向けたDirect-to-Factoryピンのサポート 2.1.5. 内部クロック 2.1.6. HPSペリフェラルのリセット管理
2.2. デバイスI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 x
2.2.1. HPSピンの多重化におけるデザインの考慮事項 2.2.2. HPS I/Oの設定: 制約とドライブ強度
2.3. HPSインターフェイスにおけるデザイン・ガイドライン x
2.3.1. HPS EMAC PHYインターフェイス 2.3.2. USBインターフェイスのデザイン・ガイドライン 2.3.3. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 2.3.4. フラッシュ・インターフェイスのデザイン・ガイドライン 2.3.5. UARTインターフェイスのデザイン・ガイドライン 2.3.6. I2Cインターフェイスのデザイン・ガイドライン
2.3.1. HPS EMAC PHYインターフェイス x
2.3.1.1. PHYインターフェイス 2.3.1.2. FPGA I/Oを介して接続されるPHYインターフェイス 2.3.1.3. MDIO 2.3.1.4. PHYインターフェイス・デザインの一般的な考慮事項
2.3.1.1. PHYインターフェイス x
2.3.1.1.1. RMII 2.3.1.1.2. RGMII
2.3.1.2. FPGA I/Oを介して接続されるPHYインターフェイス x
2.3.1.2.1. GMIIおよびMII 2.3.1.2.2. RGMIIへの適合 2.3.1.2.3. RMIIへの適合 2.3.1.2.4. SGMIIへの適合
2.3.1.4. PHYインターフェイス・デザインの一般的な考慮事項 x
2.3.1.4.1. シグナル・インテグリティー
2.3.4. フラッシュ・インターフェイスのデザイン・ガイドライン x
2.3.4.1. NANDフラッシュ・インターフェイスのデザイン・ガイドライン
2.4. HPS EMIFデザインの考慮事項 x
2.4.1. HPSをSDRAMに接続するための考慮事項 2.4.2. HPS SDRAM I/Oの位置
3. Stratix 10 SoC FPGAのFPGAとの接続 x
3.1. HPSメモリーマップド・インターフェイスの概要 3.2. 推奨されるシステムトポロジー 3.3. HPS-to-FPGAインターフェイス・デザインに推奨される開始点 3.4. FPGAアクセラレーターに向けたタイミング・クロージャー 3.5. ブリッジのコンフィグレーションおよび使用方法に関する情報 3.6. インテル® Stratix® 10 SoC FPGAのFPGAとの接続の改訂履歴
3.1. HPSメモリーマップド・インターフェイスの概要 x
3.1.1. HPS-to-FPGAブリッジ 3.1.2. Lightweight HPS-to-FPGAブリッジ 3.1.3. FPGA-to-HPSブリッジ 3.1.4. FPGA-to-SDRAMポート 3.1.5. インターフェイス帯域幅
3.2. 推奨されるシステムトポロジー x
3.2.1. FPGAファブリックへのHPSのアクセス 3.2.2. FPGAとデータを共有するMPU 3.2.3. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例
3.2.3. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例 x
3.2.3.1. 例1: FPGAでHPS SDRAMから直接データを読み取る 3.2.3.2. 例 2: FPGAでHPS SDRAMに直接データを書き込む 3.2.3.3. 例3: FPGAでキャッシュ・コヒーレンシーなデータをHPSから読み取る 3.2.3.4. 例4: FPGAでキャッシュ・コヒーレンシーなデータをHPSに書き込む
4. Stratix 10 SoC FPGAのシステムに関する考慮事項 x
4.1. タイミングに関する考慮事項 4.2. 最大限のパフォーマンスの実現 4.3. システムレベルのキャッシュ・コヒーレンシー 4.4. Stratix 10 SoC FPGAのシステムに関する考慮事項の改訂履歴
4.1. タイミングに関する考慮事項 x
4.1.1. FPGAアクセラレーターに向けたタイミング・クロージャー 4.1.2. USBインターフェイスのデザイン・ガイドライン
4.1.1. FPGAアクセラレーターに向けたタイミング・クロージャー x
4.1.1.1. HPS先行のブートまたはFPGA先行のブートにおける考慮事項
5. インテル® Stratix® 10 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1. 概要 5.2. ソフトウェア開発プラットフォームのコンポーネントの組み立て 5.3. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD) 5.4. アプリケーションのオペレーティング・システムの選択 5.5. Linuxに向けたソフトウェア開発プラットフォームの構築 5.6. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築 5.7. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築 5.8. ブートローダー・ソフトウェアの選択 5.9. 開発、デバッグ、およびトレースに向けたソフトウェア・ツールの選択 5.10. ブートおよびコンフィグレーションにおける考慮事項 5.11. システムリセットにおける考慮事項 5.12. フラッシュの考慮事項 5.13. エンベデッド・ソフトウェアのデバッグとトレース 5.14. インテル® Stratix® 10 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン改訂履歴
5.4. アプリケーションのオペレーティング・システムの選択 x
5.4.1. Linux*またはRTOSの使用 5.4.2. ベアメタル・アプリケーションの開発 5.4.3. ベアメタル・フレームワークとしてのブートローダーの使用 5.4.4. 対称型および非対称型マルチプロセッシング・モード (SMPおよびAMP)
5.5. Linuxに向けたソフトウェア開発プラットフォームの構築 x
5.5.1. Linux*向けゴールデン・システム・リファレンス・デザイン (GSRD) 5.5.2. ソースコード管理における考慮事項
5.9. 開発、デバッグ、およびトレースに向けたソフトウェア・ツールの選択 x
5.9.1. ソフトウェア・ビルド・ツールの選択 5.9.2. ソフトウェア・デバッグ・ツールの選択 5.9.3. ソフトウェア・トレース・ツールの選択
5.10. ブートおよびコンフィグレーションにおける考慮事項 x
5.10.1. コンフィグレーション・ソース 5.10.2. コンフィグレーション・フラッシュ 5.10.3. コンフィグレーション・クロック 5.10.4. HPSブートオプションの選択 5.10.5. HPSブートソース 5.10.6. リモート・システム・アップデート (RSU)
5.12. フラッシュの考慮事項 x
5.12.1. フラッシュのプログラミング方法 5.12.2. FPGAコンフィグレーションおよびHPS大容量ストレージへのシングルフラッシュの使用
6. Stratix 10 SoC FPGAに関連する推奨リソース x
6.1. デバイスのドキュメント 6.2. ツールとソフトウェアのウェブページ 6.3. インテル® Stratix® 10 SoC FPGAに関連する推奨リソースの改訂履歴
1. インテル® Stratix® 10 SoCデバイスのデザイン・ガイドライン概要
2. Stratix 10 SoC FPGAのボード・デザイン・ガイドライン
3. Stratix 10 SoC FPGAのFPGAとの接続
4. Stratix 10 SoC FPGAのシステムに関する考慮事項
5. インテル® Stratix® 10 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン
6. Stratix 10 SoC FPGAに関連する推奨リソース

1. インテル® Stratix® 10 SoCデバイスのデザイン・ガイドライン概要

更新対象:
インテル® Quartus® Prime デザインスイート 18.1
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ずこの翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。

このデザイン・ガイドラインは、 インテル® Stratix® 10 SoC FPGAデバイスを使用するデザインに向けた一連のガイドラインと推奨事項、および考慮すべき項目を提供することを目的にしています。このガイドラインは、 インテル® Stratix® 10 SoC FPGAデザイン、プラットフォーム・デザイナーのサブシステム・デザイン、ボードデザイン、ソフトウェア・アプリケーション・デザインのプランニングおよび初期設計段階において役立ちます。

このアプリケーション・ノートには、 インテル® Stratix® 10ハード・プロセッサー・システム (HPS) デバイスの詳細、機能、ハードウェアまたはソフトウェア・システムのデザインに関する情報がすべて含まれているわけではありません。

インテル® Stratix® 10 HPSの機能および各ペリフェラルについての詳細は、Intel Stratix 10 Hard Processor System Technical Reference Manualを参照ください。

注: インテルでは、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションおよびインテル® SoC FPGAエンベデッド開発スイート (SoC EDS) プロ・エディションを使用し、 インテル® Stratix® 10 SoCのデザインを開発することを推奨しています。インテル Quartus Prime 開発ソフトウェア・スタンダード・エディションおよびインテル SoC FPGA エンベデッド開発スイート・スタンダート・エディショントは引き続き インテル® Stratix® 10 SoCファミリーをメンテナンス・ベースでサポートしますが、今後の機能拡張はプロ・エディションでのみサポートされる予定です。インテル Quartus Prime 開発ソフトウェア・プロ・エディションで開発されたハードウェアは、 インテル® SoC FPGAエンベデッド開発スイート・プロ・エディションで開発されたソフトウェアのみをサポートします。

インテル Quartus Prime 開発ソフトウェア・スタンダード・エディションで開発されたハードウェアは、 インテル® SoC FPGAエンベデッド開発スイート・スタンダート・エディションで開発されたソフトウェアのみをサポートします。

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