AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

ID 683117
日付 4/17/2019
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ドキュメント目次

3.1. HPSメモリーマップド・インターフェイスの概要

HPSはHPSとFPGA間の3つのメモリーマップド・インターフェイスを公開します。
  • HPS-to-FPGAブリッジ: 32、64、または128ビット幅のAdvanced Microcontroller Bus Architecture ( AMBA* ) Advanced eXtensible Interface ( AXI* )-4
  • Lightweight HPS-to-FPGAブリッジ: 32ビット幅AXI-4
  • FPGA-to-HPSブリッジ: 128ビット幅ACE*-Lite
  • FPGA-to-SDRAM AXI-4ポート: 32、64、128ビット幅の3つのインターフェイスにより、HPSに接続するSDRAMにFPGAが直接アクセスすることを可能にします。
図 11. Stratix 10 HPSの接続