AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

ID 683117
日付 4/17/2019
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ドキュメント目次

2.7. エンベデッド・ソフトウェアのデバッグとトレース

このデバイスには、FPGA JTAGおよびHPS JTAGのJTAGポートが1つだけあります。FPGA JTAGおよびHPS JTAGはチェーン接続したり個別に使用したりできます。

ガイドライン: インテル® では、開発およびフィールド問題のデバッグや診断に使用することができる、ボードへの利用可能なJTAG接続を備えることを推奨しています。

HPSは、2つのトレース・インターフェイスをHPS専用I/OもしくはFPGA I/Oを介して提供します。HPS専用I/Oを介するインターフェイスは16ビットDDRインターフェイスで、低帯域幅トラフィックのトレースに使用できます (低周波数で動作するMPUなど)。

トレース帯域幅を向上させるには、標準トレース・インターフェイスであるFPGAへの32ビット・シングル・データレート・インターフェイスを使用することができます。トレースモジュールは一般的にトレースデータがダブル・データレートで送信されることを想定しているため、シングル・データレートのトレースデータをダブル・データレートに変換する必要があります。

インテルでは、DDIO Megawizard IPをインスタンス化し、それを出力専用モードに設定してこの変換を実行することを推奨しています。トレースデータの最下位16ビットは最初にオフチップに送信される必要があるため、それらのビットをDDIO IPのdatain_l[15:0]ポートに接続します。

トレースベンダーのデータシートを参照し、トレースバスに終端が必要かを判断してください。トレースベンダーが必要と示す終端が含まれない場合、トレースデータの破損につながる、またはインターフェイスの最大動作周波数が制限される可能性があります。
図 10. トレース図