AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

ID 683117
日付 4/17/2019
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ドキュメント目次

2.3.1.4.1. シグナル・インテグリティー

ガイドライン: SoCデバイスのオンチップ終端 (OCT) を利用します。

インテル® Stratix® 10デバイスは、多くの設定に合わせて出力を調整できます。50 Ωの出力インピーダンスが多くの場合において最適な値です。 インテル® Quartus® Primeは、RGMII出力でのキャリブレーションなしに自動的に直列OCTを使用します。 インテル® Quartus® Primeのフィッターレポートを確認し、インターフェイスの出力のOCT設定を検証してください。

ガイドライン: 適切なボードレベルの終端をPHY出力で使用します。

いくつかのPHYのみが出力のI/O調整を提供するため、 インテル® では、シミュレーターを使用し インテル® Stratix® 10デバイスへの信号パスを検証することを推奨しています。必要に応じてPHY出力ピン付近の各信号に直列抵抗を配置し、反射を減らします。

ガイドライン: PHY TX_CLKおよびEMAC RX_CLK入力での反射を最小限に抑え、ダブルクロッキングを防ぎます。

接続が「T」としてルーティングされる場合、REF_CLKロードでダブルエッジが見られないようにシグナル・インテグリティーを維持する必要があることに注意してください。REF_CLKロードでの反射を最小限に抑え、ダブルクロッキングを防ぎます。

ガイドライン: シグナル・インテグリティー (SI) シミュレーション・ツールを使用します。

SIシミュレーションは、これらの単方向信号で容易に使用できます。これらの信号はほとんどの場合においてポイントツーポイントであるため、各信号に配置する適切な直列抵抗を決定するだけで通常は十分です。多くの場合この抵抗は必要ありませんが、これを決定する際はデバイスのドライブ強度とトレース長、およびトポロジーを検討する必要があります。