AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

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ID 683117
日付 4/17/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10 SoCデバイスのデザイン・ガイドライン概要 2. Stratix 10 SoC FPGAのボード・デザイン・ガイドライン 3. Stratix 10 SoC FPGAのFPGAとの接続 4. Stratix 10 SoC FPGAのシステムに関する考慮事項 5. インテル® Stratix® 10 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン 6. Stratix 10 SoC FPGAに関連する推奨リソース
1. インテル® Stratix® 10 SoCデバイスのデザイン・ガイドライン概要 x
1.1. Stratix 10 SoCデバイスのデザイン・ガイドライン概要の改訂履歴
2. Stratix 10 SoC FPGAのボード・デザイン・ガイドライン x
2.1. HPSのクロックおよびリセットのデザインにおける考慮事項 2.2. デバイスI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 2.3. HPSインターフェイスにおけるデザイン・ガイドライン 2.4. HPS EMIFデザインの考慮事項 2.5. HPSメモリーのデバッグ 2.6. HPSのバウンダリー・スキャン 2.7. エンベデッド・ソフトウェアのデバッグとトレース 2.8. インテル® Stratix® 10 SoC FPGAのボード・デザイン・ガイドライン改訂履歴
2.1. HPSのクロックおよびリセットのデザインにおける考慮事項 x
2.1.1. HPSクロックのプランニング 2.1.2. 早期ピン・プランニングおよびI/O割り当ての解析 2.1.3. HPSクロック、リセット、PoRのピン機能と接続 2.1.4. リモート・システム・アップデート (RSU) 機能に向けたDirect-to-Factoryピンのサポート 2.1.5. 内部クロック 2.1.6. HPSペリフェラルのリセット管理
2.2. デバイスI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 x
2.2.1. HPSピンの多重化におけるデザインの考慮事項 2.2.2. HPS I/Oの設定: 制約とドライブ強度
2.3. HPSインターフェイスにおけるデザイン・ガイドライン x
2.3.1. HPS EMAC PHYインターフェイス 2.3.2. USBインターフェイスのデザイン・ガイドライン 2.3.3. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 2.3.4. フラッシュ・インターフェイスのデザイン・ガイドライン 2.3.5. UARTインターフェイスのデザイン・ガイドライン 2.3.6. I2Cインターフェイスのデザイン・ガイドライン
2.3.1. HPS EMAC PHYインターフェイス x
2.3.1.1. PHYインターフェイス 2.3.1.2. FPGA I/Oを介して接続されるPHYインターフェイス 2.3.1.3. MDIO 2.3.1.4. PHYインターフェイス・デザインの一般的な考慮事項
2.3.1.1. PHYインターフェイス x
2.3.1.1.1. RMII 2.3.1.1.2. RGMII
2.3.1.2. FPGA I/Oを介して接続されるPHYインターフェイス x
2.3.1.2.1. GMIIおよびMII 2.3.1.2.2. RGMIIへの適合 2.3.1.2.3. RMIIへの適合 2.3.1.2.4. SGMIIへの適合
2.3.1.4. PHYインターフェイス・デザインの一般的な考慮事項 x
2.3.1.4.1. シグナル・インテグリティー
2.3.4. フラッシュ・インターフェイスのデザイン・ガイドライン x
2.3.4.1. NANDフラッシュ・インターフェイスのデザイン・ガイドライン
2.4. HPS EMIFデザインの考慮事項 x
2.4.1. HPSをSDRAMに接続するための考慮事項 2.4.2. HPS SDRAM I/Oの位置 ガイドライン: インテルでは、自動的に生成されるこれらのデフォルトのピン位置割り当てを開始点として使用することを推奨しています。 ガイドライン: ボードレイアウトを確定する前に、「output_files」サブフォルダーにある インテル® Quartus® Primeプロジェクトのピンアウトファイルで、HPSメモリー・コントローラーI/Oの位置を確認します。 ガイドライン: HPSメモリー・インターフェイスに関連するI/Oがすべて、アクティブなHPS EMIF I/Oバンク内にあることを確認します。 ピンの割り当て DQまたはDQSグループの配置 未使用のHPS EMIF I/OをFPGA GPIOとして利用する
3. Stratix 10 SoC FPGAのFPGAとの接続 x
3.1. HPSメモリーマップド・インターフェイスの概要 3.2. 推奨されるシステムトポロジー 3.3. HPS-to-FPGAインターフェイス・デザインに推奨される開始点 3.4. FPGAアクセラレーターに向けたタイミング・クロージャー 3.5. ブリッジのコンフィグレーションおよび使用方法に関する情報 3.6. インテル® Stratix® 10 SoC FPGAのFPGAとの接続の改訂履歴
3.1. HPSメモリーマップド・インターフェイスの概要 x
3.1.1. HPS-to-FPGAブリッジ 3.1.2. Lightweight HPS-to-FPGAブリッジ 3.1.3. FPGA-to-HPSブリッジ 3.1.4. FPGA-to-SDRAMポート 3.1.5. インターフェイス帯域幅
3.2. 推奨されるシステムトポロジー x
3.2.1. FPGAファブリックへのHPSのアクセス 3.2.2. FPGAとデータを共有するMPU 3.2.3. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例
3.2.3. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例 x
3.2.3.1. 例1: FPGAでHPS SDRAMから直接データを読み取る 3.2.3.2. 例 2: FPGAでHPS SDRAMに直接データを書き込む 3.2.3.3. 例3: FPGAでキャッシュ・コヒーレンシーなデータをHPSから読み取る 3.2.3.4. 例4: FPGAでキャッシュ・コヒーレンシーなデータをHPSに書き込む
4. Stratix 10 SoC FPGAのシステムに関する考慮事項 x
4.1. タイミングに関する考慮事項 4.2. 最大限のパフォーマンスの実現 4.3. システムレベルのキャッシュ・コヒーレンシー 4.4. Stratix 10 SoC FPGAのシステムに関する考慮事項の改訂履歴
4.1. タイミングに関する考慮事項 x
4.1.1. FPGAアクセラレーターに向けたタイミング・クロージャー 4.1.2. USBインターフェイスのデザイン・ガイドライン
4.1.1. FPGAアクセラレーターに向けたタイミング・クロージャー x
4.1.1.1. HPS先行のブートまたはFPGA先行のブートにおける考慮事項
5. インテル® Stratix® 10 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1. 概要 5.2. ソフトウェア開発プラットフォームのコンポーネントの組み立て 5.3. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD) 5.4. アプリケーションのオペレーティング・システムの選択 5.5. Linuxに向けたソフトウェア開発プラットフォームの構築 5.6. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築 5.7. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築 5.8. ブートローダー・ソフトウェアの選択 5.9. 開発、デバッグ、およびトレースに向けたソフトウェア・ツールの選択 5.10. ブートおよびコンフィグレーションにおける考慮事項 5.11. システムリセットにおける考慮事項 5.12. フラッシュの考慮事項 5.13. エンベデッド・ソフトウェアのデバッグとトレース 5.14. インテル® Stratix® 10 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン改訂履歴
5.4. アプリケーションのオペレーティング・システムの選択 x
5.4.1. Linux*またはRTOSの使用 5.4.2. ベアメタル・アプリケーションの開発 5.4.3. ベアメタル・フレームワークとしてのブートローダーの使用 5.4.4. 対称型および非対称型マルチプロセッシング・モード (SMPおよびAMP)
5.5. Linuxに向けたソフトウェア開発プラットフォームの構築 x
5.5.1. Linux*向けゴールデン・システム・リファレンス・デザイン (GSRD) 5.5.2. ソースコード管理における考慮事項
5.9. 開発、デバッグ、およびトレースに向けたソフトウェア・ツールの選択 x
5.9.1. ソフトウェア・ビルド・ツールの選択 5.9.2. ソフトウェア・デバッグ・ツールの選択 5.9.3. ソフトウェア・トレース・ツールの選択
5.10. ブートおよびコンフィグレーションにおける考慮事項 x
5.10.1. コンフィグレーション・ソース 5.10.2. コンフィグレーション・フラッシュ 5.10.3. コンフィグレーション・クロック 5.10.4. HPSブートオプションの選択 5.10.5. HPSブートソース 5.10.6. リモート・システム・アップデート (RSU)
5.12. フラッシュの考慮事項 x
5.12.1. フラッシュのプログラミング方法 5.12.2. FPGAコンフィグレーションおよびHPS大容量ストレージへのシングルフラッシュの使用
6. Stratix 10 SoC FPGAに関連する推奨リソース x
6.1. デバイスのドキュメント 6.2. ツールとソフトウェアのウェブページ 6.3. インテル® Stratix® 10 SoC FPGAに関連する推奨リソースの改訂履歴
1. インテル® Stratix® 10 SoCデバイスのデザイン・ガイドライン概要
2. Stratix 10 SoC FPGAのボード・デザイン・ガイドライン
3. Stratix 10 SoC FPGAのFPGAとの接続
4. Stratix 10 SoC FPGAのシステムに関する考慮事項
5. インテル® Stratix® 10 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン
6. Stratix 10 SoC FPGAに関連する推奨リソース

2.4.2. HPS SDRAM I/Oの位置

HPS IPに向けた インテル® Stratix® 10 EMIFは、すべての外部メモリー・インターフェイス信号に対するデフォルトのピン位置の割り当てを制約ファイル内に含みます。これはIP生成時に作成され、インテル Quartus Prime 開発ソフトウェア・プロ・エディションはデザインのコンパイル時にそれを読み取ります。

ガイドライン: インテルでは、自動的に生成されるこれらのデフォルトのピン位置割り当てを開始点として使用することを推奨しています。

場合によっては、このセクションに示されている制約を満たすために、デフォルトのピンアウトを変更する必要があります。

ガイドライン: ボードレイアウトを確定する前に、「output_files」サブフォルダーにある インテル® Quartus® Primeプロジェクトのピンアウトファイルで、HPSメモリー・コントローラーI/Oの位置を確認します。

インテル® Quartus® Primeはデフォルトで、出力レポート、ログファイルおよびプログラミング・ファイルをプロジェクト・フォルダーの「output_files」サブフォルダーに生成します。HPS EMIFのピン位置を含むデザインのピンアウトは、コンパイル後に.pinテキストファイルを確認します。

ガイドライン: HPSメモリー・インターフェイスに関連するI/Oがすべて、アクティブなHPS EMIF I/Oバンク内にあることを確認します。

機能しているHPSメモリー・インターフェイスに必要なI/Oがすべて、次の表のとおりHPSメモリー幅のアクティブなバンク内に位置していることが重要です。
表 6.  HPS SDRAM I/Oの位置
EMIF幅 バンク2Nのレーン バンク2Mのレーン バンク2Lのレーン
3 2 1 0 3 2 1 0 3 2 1 0
16ビット GPIO 16ビットデータ NC4 アドレス/コマンド/RZQ/RefClk GPIO
16ビット + ECC GPIO 16ビットデータ + ECC アドレス/コマンド/RZQ/RefClk GPIO
32ビット 32ビットデータ NC アドレス/コマンド/RZQ/RefClk GPIO
32ビット + ECC 32ビットデータ + ECC アドレス/コマンド/RZQ/RefClk GPIO
64ビット 64ビットデータ NC アドレス/コマンド/RZQ/RefClk 64ビットデータ
64ビット + ECC 64ビットデータ + ECC アドレス/コマンド/RZQ/RefClk 64ビットデータ + ECC

ピンの割り当て

単一のx8 DQSグループを実装する単一のデータレーンでは以下が当てはまります。
  • DQピンは、インデックス1、2、3、6、7、8、9、10のピンを使用する必要があります。最終的なピンアウトがこれらのインデックスのピンのみを使用している限り、DQビット間で位置を入れ替えることが可能です。つまり、DQ[0]とDQ[3]の位置を入れ替えることが可能です。
  • DM/DBIピンはインデックス11のピンを使用する必要があります。これを柔軟に変更することはできません。
  • DQSはインデックス4のピンを使用し、DQS#はインデックス5のピンを使用する必要があります。これを柔軟に変更することはできません。
  • ALERT#ピンはI/Oバンク2N、レーン0、ピン・インデックス0または、I/Oバンク2N、レーン1、ピン・インデックス0に配置します。それ以外は、許可される場合にHPS REFCLK_P、アドレス、コマンド、RZQ、RefClkまたは汎用I/Oに使用される場合を除き、ピン・インデックス0は「接続なし」でなければなりません。
  • データレーンの割り当ては、上記表に示されているとおりに行う必要があります。最終的なピンアウトが、上記表のとおりHPS EMIFコンフィグレーションで許可されるレーンのみを使用している限り、バイトレーン全体の位置を入れ替えることが可能です。つまり、バイト0とバイト1の位置を入れ替えることができます。
  • I/Oバンク2Mのレーン0、1および2はアドレス、コマンド、RZQ、RefClkにのみ使用し、それ以外の場合は「接続なし」でなければなりません。
  • アドレスおよびコマンドピンの配置はデフォルトから変更することはできません。
  • ECCを使用しない場合、IOバンク2Mのレーン3は「接続なし」にする必要があります。ECCを使用している場合、ECC DQSグループは、特に制限されていない単一のデータレーンのいずれかに配置できます。つまり、2Mに配置されるECC DQSグループに対する要件はありません。
  • HPS REFCLK_PはIOバンク2Mのレーン2、ピン・インデックス0を使用し、HPS REFCLK_NはIOバンク2Mのレーン2、ピン・インデックス1を使用する必要があります。
  • RZQはIOバンク2Mのレーン2、ピン・インデックス2を使用する必要があります。

DQまたはDQSグループの配置

コンフィグレーション DQSグループの配置
16ビット 2NのI/Oレーン0および1に配置する必要があります。
16ビット + ECC 2NのI/Oレーン0と1、および2MのI/Oレーン3に配置する必要があります。
32ビット 2Nに配置する必要があります。
32ビット + ECC 2Nおよび2MのI/Oレーン3に配置する必要があります。
64ビット 2Nと2Lに配置する必要があります。
64ビット + ECC 2N、2Lおよび2MのI/Oレーン3に配置する必要があります。
注: いずれの場合においても、DQおよびDQSグループは、示されているI/Oバンクで入れ替え可能です。2Mに配置されるECC DQSグループに対する要件はありません。

未使用のHPS EMIF I/OをFPGA GPIOとして利用する

  • バンク2N (データ[31:0])—16ビット・インターフェイスの未使用レーンはFPGA GPIOに利用可能です。
  • バンド2M (Addr/Cmd/ECC)
    • レーン0、1、2はFPGA GPIOとして利用できません。
    • ECCを使用していない場合、レーン3はFPGA GPIOとして利用できません。
  • バンク2L (データ[63:32])—32ビット以下のインターフェイスの未使用レーンはFPGA GPIOとして利用可能です。
4 NCは「接続なし」を意味します。
レベル 2 の表題