AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

ID 683117
日付 4/17/2019
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ドキュメント目次

2.1.1. HPSクロックのプランニング

HPSクロックのプランニングには、次のコンポーネントに対するクロックソースの選択と動作周波数の定義が含まれます。
  • HPS PLL
  • MPUサブシステム
  • L3インターコネクト
  • HPSペリフェラル
  • HPS-to-FPGAユーザークロック

HPSクロックのプランニングは、ボードレベルのクロック・プランニング、デバイスのFPGA部分のクロック・プランニング、およびHPSペリフェラルの外部インターフェイスのプランニングに依存します。よって、ボードデザインを確定する前にHPSクロックのコンフィグレーションを検証することが重要です。

ガイドライン: プラットフォーム・デザイナーを使用し、MPUおよびペリフェラルのクロックを検証します。

プラットフォーム・デザイナーを使用し、HPSコンポーネントのコンフィグレーションを最初に定義します。HPS入力クロック、ペリフェラル・ソース・クロックおよび周波数を設定します。プラットフォーム・デザイナーの警告またはエラーメッセージに注意し、クロックの設定を変更するか、警告がアプリケーションに悪影響を及ぼさないことを確認することで対応します。