AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

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ID 683117
日付 4/17/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10 SoCデバイスのデザイン・ガイドライン概要 2. Stratix 10 SoC FPGAのボード・デザイン・ガイドライン 3. Stratix 10 SoC FPGAのFPGAとの接続 4. Stratix 10 SoC FPGAのシステムに関する考慮事項 5. インテル® Stratix® 10 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン 6. Stratix 10 SoC FPGAに関連する推奨リソース
1. インテル® Stratix® 10 SoCデバイスのデザイン・ガイドライン概要 x
1.1. Stratix 10 SoCデバイスのデザイン・ガイドライン概要の改訂履歴
2. Stratix 10 SoC FPGAのボード・デザイン・ガイドライン x
2.1. HPSのクロックおよびリセットのデザインにおける考慮事項 2.2. デバイスI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 2.3. HPSインターフェイスにおけるデザイン・ガイドライン 2.4. HPS EMIFデザインの考慮事項 2.5. HPSメモリーのデバッグ 2.6. HPSのバウンダリー・スキャン 2.7. エンベデッド・ソフトウェアのデバッグとトレース 2.8. インテル® Stratix® 10 SoC FPGAのボード・デザイン・ガイドライン改訂履歴
2.1. HPSのクロックおよびリセットのデザインにおける考慮事項 x
2.1.1. HPSクロックのプランニング 2.1.2. 早期ピン・プランニングおよびI/O割り当ての解析 2.1.3. HPSクロック、リセット、PoRのピン機能と接続 2.1.4. リモート・システム・アップデート (RSU) 機能に向けたDirect-to-Factoryピンのサポート 2.1.5. 内部クロック 2.1.6. HPSペリフェラルのリセット管理
2.2. デバイスI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 x
2.2.1. HPSピンの多重化におけるデザインの考慮事項 2.2.2. HPS I/Oの設定: 制約とドライブ強度
2.3. HPSインターフェイスにおけるデザイン・ガイドライン x
2.3.1. HPS EMAC PHYインターフェイス 2.3.2. USBインターフェイスのデザイン・ガイドライン 2.3.3. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 2.3.4. フラッシュ・インターフェイスのデザイン・ガイドライン 2.3.5. UARTインターフェイスのデザイン・ガイドライン 2.3.6. I2Cインターフェイスのデザイン・ガイドライン
2.3.1. HPS EMAC PHYインターフェイス x
2.3.1.1. PHYインターフェイス 2.3.1.2. FPGA I/Oを介して接続されるPHYインターフェイス 2.3.1.3. MDIO 2.3.1.4. PHYインターフェイス・デザインの一般的な考慮事項
2.3.1.1. PHYインターフェイス x
2.3.1.1.1. RMII 2.3.1.1.2. RGMII
2.3.1.2. FPGA I/Oを介して接続されるPHYインターフェイス x
2.3.1.2.1. GMIIおよびMII 2.3.1.2.2. RGMIIへの適合 2.3.1.2.3. RMIIへの適合 2.3.1.2.4. SGMIIへの適合
2.3.1.4. PHYインターフェイス・デザインの一般的な考慮事項 x
2.3.1.4.1. シグナル・インテグリティー
2.3.4. フラッシュ・インターフェイスのデザイン・ガイドライン x
2.3.4.1. NANDフラッシュ・インターフェイスのデザイン・ガイドライン
2.4. HPS EMIFデザインの考慮事項 x
2.4.1. HPSをSDRAMに接続するための考慮事項 インテル® Stratix® 10 HPS EMIF IPのインスタンス化 ガイドライン: プラットフォーム・デザイナーで、 インテル® Stratix® 10外部メモリー・インターフェイスをHPS IPに向けてインスタンス化します。 ガイドライン: hps_emifコンジットをHPSコンポーネントに接続します。 ガイドライン: デバイスのコンフィグレーションを開始する前に、フリーランニングで安定したリファレンス・クロック・ソースを外部メモリー・インターフェイスに提供する必要があります。 ガイドライン: HPSが外部SDRAMまたはL3 SDRAMインターコネクトのリソースにアクセスしている間、HPS EMIF IPブロックがリセットされないようにしてください。 ガイドライン:HPSメモリー・コントローラーのデータ・マスク (DM) ピンが有効になっていることを確認します。 ガイドライン: HPS IPに向けたStratix 10 EMIFおよび、ご利用の特定のデバイスとパッケージの組み合わせでサポートされているコンフィグレーションのDDR3またはDDR4コンポーネント、もしくはモジュールのみを選択します。 2.4.2. HPS SDRAM I/Oの位置
3. Stratix 10 SoC FPGAのFPGAとの接続 x
3.1. HPSメモリーマップド・インターフェイスの概要 3.2. 推奨されるシステムトポロジー 3.3. HPS-to-FPGAインターフェイス・デザインに推奨される開始点 3.4. FPGAアクセラレーターに向けたタイミング・クロージャー 3.5. ブリッジのコンフィグレーションおよび使用方法に関する情報 3.6. インテル® Stratix® 10 SoC FPGAのFPGAとの接続の改訂履歴
3.1. HPSメモリーマップド・インターフェイスの概要 x
3.1.1. HPS-to-FPGAブリッジ 3.1.2. Lightweight HPS-to-FPGAブリッジ 3.1.3. FPGA-to-HPSブリッジ 3.1.4. FPGA-to-SDRAMポート 3.1.5. インターフェイス帯域幅
3.2. 推奨されるシステムトポロジー x
3.2.1. FPGAファブリックへのHPSのアクセス 3.2.2. FPGAとデータを共有するMPU 3.2.3. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例
3.2.3. FPGAからのキャッシュ可能およびキャッシュ不可能なデータアクセスの例 x
3.2.3.1. 例1: FPGAでHPS SDRAMから直接データを読み取る 3.2.3.2. 例 2: FPGAでHPS SDRAMに直接データを書き込む 3.2.3.3. 例3: FPGAでキャッシュ・コヒーレンシーなデータをHPSから読み取る 3.2.3.4. 例4: FPGAでキャッシュ・コヒーレンシーなデータをHPSに書き込む
4. Stratix 10 SoC FPGAのシステムに関する考慮事項 x
4.1. タイミングに関する考慮事項 4.2. 最大限のパフォーマンスの実現 4.3. システムレベルのキャッシュ・コヒーレンシー 4.4. Stratix 10 SoC FPGAのシステムに関する考慮事項の改訂履歴
4.1. タイミングに関する考慮事項 x
4.1.1. FPGAアクセラレーターに向けたタイミング・クロージャー 4.1.2. USBインターフェイスのデザイン・ガイドライン
4.1.1. FPGAアクセラレーターに向けたタイミング・クロージャー x
4.1.1.1. HPS先行のブートまたはFPGA先行のブートにおける考慮事項
5. インテル® Stratix® 10 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1. 概要 5.2. ソフトウェア開発プラットフォームのコンポーネントの組み立て 5.3. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD) 5.4. アプリケーションのオペレーティング・システムの選択 5.5. Linuxに向けたソフトウェア開発プラットフォームの構築 5.6. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築 5.7. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築 5.8. ブートローダー・ソフトウェアの選択 5.9. 開発、デバッグ、およびトレースに向けたソフトウェア・ツールの選択 5.10. ブートおよびコンフィグレーションにおける考慮事項 5.11. システムリセットにおける考慮事項 5.12. フラッシュの考慮事項 5.13. エンベデッド・ソフトウェアのデバッグとトレース 5.14. インテル® Stratix® 10 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン改訂履歴
5.4. アプリケーションのオペレーティング・システムの選択 x
5.4.1. Linux*またはRTOSの使用 5.4.2. ベアメタル・アプリケーションの開発 5.4.3. ベアメタル・フレームワークとしてのブートローダーの使用 5.4.4. 対称型および非対称型マルチプロセッシング・モード (SMPおよびAMP)
5.5. Linuxに向けたソフトウェア開発プラットフォームの構築 x
5.5.1. Linux*向けゴールデン・システム・リファレンス・デザイン (GSRD) 5.5.2. ソースコード管理における考慮事項
5.9. 開発、デバッグ、およびトレースに向けたソフトウェア・ツールの選択 x
5.9.1. ソフトウェア・ビルド・ツールの選択 5.9.2. ソフトウェア・デバッグ・ツールの選択 5.9.3. ソフトウェア・トレース・ツールの選択
5.10. ブートおよびコンフィグレーションにおける考慮事項 x
5.10.1. コンフィグレーション・ソース 5.10.2. コンフィグレーション・フラッシュ 5.10.3. コンフィグレーション・クロック 5.10.4. HPSブートオプションの選択 5.10.5. HPSブートソース 5.10.6. リモート・システム・アップデート (RSU)
5.12. フラッシュの考慮事項 x
5.12.1. フラッシュのプログラミング方法 5.12.2. FPGAコンフィグレーションおよびHPS大容量ストレージへのシングルフラッシュの使用
6. Stratix 10 SoC FPGAに関連する推奨リソース x
6.1. デバイスのドキュメント 6.2. ツールとソフトウェアのウェブページ 6.3. インテル® Stratix® 10 SoC FPGAに関連する推奨リソースの改訂履歴
1. インテル® Stratix® 10 SoCデバイスのデザイン・ガイドライン概要
2. Stratix 10 SoC FPGAのボード・デザイン・ガイドライン
3. Stratix 10 SoC FPGAのFPGAとの接続
4. Stratix 10 SoC FPGAのシステムに関する考慮事項
5. インテル® Stratix® 10 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン
6. Stratix 10 SoC FPGAに関連する推奨リソース

2.4.1. HPSをSDRAMに接続するための考慮事項

インテル® Stratix® 10 HPSのハード・メモリー・コントローラーは、ほかのハード・メモリー・コントローラーとともにFPGA I/Oカラムにあります。HPSは1つのハード・メモリー・コントローラーのみを使用でき、それは、アドレスまたはコマンド、およびECC信号が属するI/Oバンク2MのHPSブロックの最も近くに配置されます。I/Oバンク2Nは、16ビットおよび32ビットのインターフェイスDQ/DQSデータグループ信号に使用します。I/Oバンク2Lは、64ビットのインターフェイスDQ/DQSデータグループ信号に使用されます。

インテル® Stratix® 10 HPS EMIF IPのインスタンス化

外部SDRAMを インテル® Stratix® 10 HPSに接続するには、HPSに固有のEMIF IPを使用する必要があります。次のガイドラインに従い、正しいEMIF IPをHPSに適切にインスタンス化およびコンフィグレーションしてください。

ガイドライン: プラットフォーム・デザイナーで、 インテル® Stratix® 10外部メモリー・インターフェイスをHPS IPに向けてインスタンス化します。

プラットフォーム・デザイナーで特定のEMIF IPを使用し、HPSを外部SDRAMメモリーに接続する必要があります。

EMIFモジュールはIPカタログペインにあります。Library > Processors and Peripherals > Hard Processor Components > External Memory Interfaces for HPS Intel Stratix 10 の順に選択してください。

ガイドライン: hps_emifコンジットをHPSコンポーネントに接続します。

プラットフォーム・デザイナーでHPSをEMIFに接続するには、インスタンス化されたemif_s10_hps_0モジュールのhps_emifコンジットを、stratix10_hps_0 moduleのhps_emifコンジットに接続する必要があります。

ガイドライン: デバイスのコンフィグレーションを開始する前に、フリーランニングで安定したリファレンス・クロック・ソースを外部メモリー・インターフェイスに提供する必要があります。

詳細は、Intel Stratix 10 External Memory Interfaces IP User Guideを参照ください。

ガイドライン: HPSが外部SDRAMまたはL3 SDRAMインターコネクトのリソースにアクセスしている間、HPS EMIF IPブロックがリセットされないようにしてください。

アプリケーションがHPS EMIF IPのリセットアサートと連携してコンテキストを保存および回復できない限り、HPS EMIF IPブロックへのリセットのアサートは、HPSのリセットアサートに一致する必要があります。これは、HPS EMIFリセット入力を、HPSリセット出力 (h2f_reset、h2f_cold_resetなど) または、HPSコールドリセット入力もソースするシステム内のほかのリセット (nCONFIGおよびHPS_COLD_nRESETリセット入力ピンなど) ソースからのリセットの1つまたは組み合わせに接続するだけで実現できます。

上記で説明されている方法ではなく、HPSをリセットせずにHPS EMIF IPをリセットする場合、アプリケーションはHPS EMIF IPリセットがアサートされる前に、リセット・マネージャーのbrgmodrstレジスター、ビット6 (ddrsch) を使用してL3 SDRAMインターコネクトをリセットにする必要があります。また、HPS EMIF IOPLLがロックされるまでそれを維持し続ける必要があります。そうでなければ、外部SDRAM、またはL3 SDRAMインターコネクトのリソースへのその後のアクセスにおいてプロセッサーがロックアップする可能性があります。

ガイドライン:HPSメモリー・コントローラーのデータ・マスク (DM) ピンが有効になっていることを確認します。

プラットフォーム・デザイナーでメモリー・コントローラーをインスタンス化する際は、データマスクピンを有効にするチェックボックスを選択する必要があります。このコントロールが有効になっていない場合、メモリーのネイティブ・ワード・サイズよりも小さいSDRAMのデータにマスターがアクセスするたびに、データの破損が発生します。
注: データのマスキングを有効にするチェックボックスは、メモリーサブタブにあるTopologyセクション内のExternal Memory Interfaces for HPS Intel Stratix 10 Intel FPGA IPの「Parameters」タブにあります。

ガイドライン: HPS IPに向けたStratix 10 EMIFおよび、ご利用の特定のデバイスとパッケージの組み合わせでサポートされているコンフィグレーションのDDR3またはDDR4コンポーネント、もしくはモジュールのみを選択します。

インテルの外部メモリー・インターフェイス・スペック・エスティメーターは、インテルFPGAおよびSoCデバイスでサポートされている外部メモリー・インターフェイスの種類、コンフィグレーションおよび最大のパフォーマンス特性を比較できるパラメトリック・ツールです。

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レベル 2 の表題