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5.1. 概要
5.2. ソフトウェア開発プラットフォームのコンポーネントの組み立て
5.3. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
5.4. アプリケーションのオペレーティング・システムの選択
5.5. Linuxに向けたソフトウェア開発プラットフォームの構築
5.6. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築
5.7. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築
5.8. ブートローダー・ソフトウェアの選択
5.9. 開発、デバッグ、およびトレースに向けたソフトウェア・ツールの選択
5.10. ブートおよびコンフィグレーションにおける考慮事項
5.11. システムリセットにおける考慮事項
5.12. フラッシュの考慮事項
5.13. エンベデッド・ソフトウェアのデバッグとトレース
5.14. インテル® Stratix® 10 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン改訂履歴
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3. Stratix 10 SoC FPGAのFPGAとの接続
HPSとFPGAファブリック間のメモリーマップによる接続は、デザインの最良のパフォーマンスを実現するための重要なツールです。推奨されるトポロジーに関するこの章のガイドラインを使用し、システムのパフォーマンスを最適化してください。
デザインのFPGAの残りの部分に関するデザイン・ガイドラインは、Stratix 10 デバイスのデザイン・ガイドラインで提供されています。