AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

ID 683117
日付 4/17/2019
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ドキュメント目次

5.11. システムリセットにおける考慮事項

4つのウォッチドッグ・タイマーのいずれかが設定時間に達し、SDMへのシステムリセット要求が生成されると、SDMは次の3つのタイプのシステムリセットのいずれかを実行します。
  • HPS Cold reset
  • HPS Warm reset
  • HPS Cold reset and trigger remote update
注: インテル® Quartus® Primeプロ・エディション・ツール内から、これらの3つのオプションの1つを選択できます。
インテル® Quartus® Primeプロ・エディション・ツールで、「HPS Clocks and resets」タブ、そして「Resets」タブを選択し、「Enable watchdog reset」のチェックボックスをクリックします。その後、「How SDM handles HPS watchdog reset」ラベルのプルダウンメニューにある3つのオプションから1つを選択します。
  • HPS Cold reset
    • HPSへの影響—SDMはプロセッサーをリセット状態に維持します。SDMは、コールドリセットの前にデバイスにロードされたものと同じビットストリームから、FSBLをHPSオンチップメモリーにロードします。正常に終了すると、SDMはHPSのリセットを解除し、プロセッサーはリセット例外アドレスからコードの実行を開始します。
    • FPGAへの影響—リセット中にFPGAコア・ファブリックは変更されません。リセット終了後、ソフトウェアはFPGA部分をリコンフィグレーションするかどうかを決定します。
  • HPS Warm reset
    • HPSへの影響—SDMはプロセッサーをリセット状態に維持します。FSBLはウォームリセット中にオンチップRAMに維持されます。SDMがプロセッサーのリセットを解除し、プロセッサーはオンチップRAMのFSBLを実行します。
    • FPGAへの影響—FPGA部分はリセット中に維持されます。リセット終了後、ソフトウェアはFPGA部分をリコンフィグレーションするかどうかを決定します。
  • HPS Cold reset and trigger a remote Update
    • HPSへの影響—SDMはプロセッサーをリセット状態に維持します。SDMは、次に有効な *.pofイメージまたはファクトリー・イメージからFSBLをHPSオンチップメモリーにロードします。*.pofには、SoCのFPGA部分をコンフィグレーションするためのデータとFSBLペイロードが含まれます。正常に終了すると、SDMはHPSのリセットを解除し、プロセッサーがリセット例外アドレスからコードの実行を開始します。
    • FPGAへの影響—FPGA部分がまず消去された後に、次に有効なコアRBFまたはファクトリー・コアRBFでリコンフィグレーションされます。有効なファクトリーRBFが常に存在している必要があります。