AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

ID 683117
日付 4/17/2019
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ドキュメント目次

5.13. エンベデッド・ソフトウェアのデバッグとトレース

HPSデバッグ・アクセス・ポート (DAP) には、JTAGとしてコンフィグレーションされる専用HPSピン、もしくはFPGA JTAGインターフェイス・ピンを介してアクセスすることができます。

FPGA JTAGピンを介してHPS JTAGインターフェイスにアクセスするオプションは、 インテル® Quartus® Primeプロ・エディションのプロジェクトで利用可能です。

電源投入時に、FPGAはJTAGチェーンの最初のデバイスとして表示されます。HPS JTAGインターフェイスをFPGA JTAGピンで使用できるようにするイメージでFPGAがコンフィグレーションされると、HPSはJTAGチェーンの最初のインターフェイスとして表示され、FPGAは2番目のインターフェイスとして表示されます。そのため、 インテル® Quartus® Primeプロ・エディション・プログラマーなどのFPGAツールは、電源投入時に使用する場合とFPGAコンフィグレーション後に使用する場合では異なる接続設定を必要とします。

ガイドライン: 開発およびフィールド問題のデバッグと診断に使用できる、ボードへの利用可能なJTAG接続が必要です。

HPSは、2つのトレース・インターフェイスをHPS専用I/OもしくはFPGA I/Oのいずれかで提供します。HPS専用I/Oで提供されるインターフェイスは低速トレース・インターフェイスであり、低帯域幅トラフィック (低周波数で動作するMPUなど) をトレースするために使用できます。

トレース帯域幅を向上させるために、標準トレース・インターフェイスであるFPGAへの32ビット・シングル・データ・レート・インターフェイスを使用することができます。

トレースベンダーより提供されているデータシートを参照し、トレースバスに終端が必要かの判断を行ってください。トレースベンダーが必要と示す終端を含めない場合、トレースデータの破損につながる、またはインターフェイスの最大動作周波数が制限される可能性があります。