AN 802: インテル® Stratix® 10 SoC デバイスのデザイン・ガイドライン

ID 683117
日付 4/17/2019
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ドキュメント目次

2.3.1.2.3. RMIIへの適合

FPGAのロジックを使用し、MII HPS EMAC PHY信号をFPGA I/OピンでRMII PHYインターフェイスに適合させることができます。

ガイドライン: 50 MHzのREF_CLKソースを提供します。

RMII PHYは、単一の50 MHzリファレンス・クロック (REF_CLK) を送信と受信のデータおよび制御に使用します。ボードレベルのクロックソース、FPGAファブリックから生成されるクロック、もしくはREF_CLKの生成が可能なPHYのいずれかで50 MHzのREF_CLKを提供します。

ガイドライン: 送信と受信のデータおよび制御パスを適応させます。

FPGAファブリックで公開されるHPS EMAC PHYインターフェイスはMIIであり、2.5 MHzおよび25 MHzの個別の送信クロック入力と受信クロック入力を、それぞれ10 Mbpsおよび100 Mbpsの動作モードで必要とします。送信データパスと受信データパスはどちらも4ビット幅です。RMII PHYは10 Mbpsと100 Mbpsの両方の動作モードにおいて、50 MHzのREF_CLKを送信データパスと受信データパスに使用します。RMIIの送信および受信データパスは2ビット幅です。10 Mbpsにおいて、送信および受信のデータと制御は10クロックサイクルの50 Mhz REF_CLK間安定します。FPGAファブリックの適応ロジックを提供し、HPS EMAC MIIと外部RMII PHYインターフェイスを適応させる必要があります。すなわち、25MHzおよび2.5 MHzの4ビットと50 MHzの2ビットを適応させ、10 Mbpsモードにおいては10倍のオーバーサンプリングを行います。

ガイドライン: HPS EMAC MIIのtx_clk_inクロック入力でグリッチのないクロックソースを提供します。

HPSコンポーネントのMIIインターフェイスは、emac[0,1,2]_tx_clk_in入力ポートで2.5および25 MHzの送信クロックを必要とします。2.5 MHzと25 MHzの切り替えは、HPS EMACの要求に応じてグリッチなしで行う必要があります。FPGA PLLを使用し2.5 MHzおよび25 MHzの送信クロックを提供し、それに加えてALTCLKCTRL IPブロックでカウンター出力をグリッチなしで選択することが可能です。