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5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係
5.2. Type 0コンフィグレーション・スペース・レジスター
5.3. Type 1コンフィグレーション・スペース・レジスター
5.4. PCI Express機能構造
5.5. Intel定義のVSECレジスター
5.6. CvPレジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明
5.8. Avalon-MMルートポートのプログラミング・モデル
5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター
5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター
5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター
5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター
5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター
5.7.1.3. PCI Express Mailbox Registers
5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル
5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター
5.7.1.6. Avalon-MM Mailbox Registers
5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
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PCI Express用ハードIPとアプリケーション・ロジックのリセット・シーケンスアプリケーション層は、次の図に示すようなタイミング図を実装するロジックでモジュールをインスタンス化し、app_rstnを生成することが可能です。これは、アプリケーション層のロジックをリセットします。
このリセット・シーケンスには、次のステップが含まれます。
- pin_perstあるいはnporがリリースされた後、ハードIPリセット・コントローラーはpld_clk_inuseがアサートされるのを待ちます。
- csrtおよびsrstは、pld_clk_inuseがアサートされてから32サイクル後にリリースされます。
- PCI Express用ハードIPは、アプリケーション・レイヤーにreset_status出力をディアサートします。
- altpcied_<device>v_hwtcl.svは、reset_statusがリリースされた後、 32 pld_clkサイクルの間app_rstnをディアサートします。
RXトランシーバーのリセット・シーケンス
RXトランシーバー・リセット・シーケンスには、次のステップが含まれます。
- rx_pll_lockedがアサートされた後、LTSSMステートマシンはDetect.QuietからDetect.Activeステートに遷移します。
- pipe_phystatusパルスがアサートされ、 pipe_rxstatus[2:0]が3であれば、レシーバー検出動作は完了しています。
- LTSSMステートマシンは、Detect.ActiveステートからPolling.Activeステートに遷移します。
- PCI ExpressのハードIPは、rx_digitalresetをアサートします。rx_digitalreset信号は、rx_signaldetectが最低3ミリ秒間安定した後でディアサートされます。
TXトランシーバーのリセット・シーケンス
TXトランシーバー・リセット・シーケンスには、次のステップが含まれます。
- nporがディアサートされた後、IPコアはTXレシーバーにnpor_serdes入力をディアサートします。
- SERDESリセット・コントローラーは、tx_digitalresetをディアサートする前、最低127pld_clkサイクルの間pll_lockedが安定するのを待ちます。
使用可能なリセット信号の説明については、Reset Signals, Status, and Link Training Signalsを参照してください。