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1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
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2.2.5.3. ソース・シンクロナス・モード
データとクロックが入力ピンに同時に到着する場合、どのIOE入力レジスターのクロック・ポートとデータ・ポートでも同じ位相関係が維持されます。同じI/O 規格を使用している限り、IOEのデータ信号とクロック信号には同様のバッファー遅延が発生します。ソース同期補正モードでは、1つの出力クロックしか補償できません。
Intelでは、ソース・シンクロナス・データ転送に対してソース・シンクロナス・モードを使用することが推奨されています。
図 12. ソース・シンクロナス・モードのクロックおよびデータ間の位相関係の例
ソース・シンクロナス・モードは、使用されるクロック・ネットワークの遅延と、以下の2 つのパスにおける遅延の差を補正します。
- データ・ピンからIOEレジスター入力
- クロック入力ピンからPLL PFD入力
インテル® Stratix 10® のPLLはソース・シンクロナス補償モードを使用するように設定されたときには、データバスなど複数のパッド-入力レジスター・パスを補償することができます。