Intel® Stratix® 10のクロッキングおよびPLLユーザーガイド

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ID 683195
日付 12/07/2017
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インテルのみ表示可能 — GUID: apa1488864607497

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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix 10® のクロッキングおよびPLLの概要 2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能 3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項 4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド 5. Stratix® 10 クロック制御 IP コアのリファレンス 6. Intel® FPGA IOPLL IP コアの参考資料 7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
1. インテル® Stratix 10® のクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワーク階層 2.1.2. クロック・リソース 2.1.3. プログラマブル・クロック配線のリソース 2.1.4. クロック管理機能
2.1.1. クロック・ネットワーク階層 x
2.1.1.1. クロック・ネットワーク階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック配線
2.1.3. プログラマブル・クロック配線のリソース x
2.1.3.1. 専用クロック入力ピン 2.1.3.2. 内部ロジック 2.1.3.3. DPAクロック出力 2.1.3.4. トランシーバー・クロック出力 2.1.3.5. PLL クロック出力
2.1.4. クロック管理機能 x
2.1.4.1. クロック・ゲーティング 2.1.4.2. クロック・ディバイダー 2.1.4.3. マニュアル・クロック・スイッチオーバー
2.1.4.1. クロック・ゲーティング x
2.1.4.1.1. ルート・クロックのゲート 2.1.4.1.2. セクター・クロックのゲート 2.1.4.1.3. I/O PLLクロック・ゲート 2.1.4.1.4. LABクロックのゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLLの使用率 2.2.3. PLLのアーキテクチャ 2.2.4. PLL コントロール信号 2.2.5. クロック・フィードバック・モード 2.2.6. クロックの逓倍と分周 2.2.7. プログラマブル位相シフト 2.2.8. プログラマブル・デューティー・サイクル 2.2.9. PLLのカスケード接続 2.2.10. クロック・スイッチオーバー 2.2.11. PLLリコンフィグレーションおよびダイナミック位相シフト 2.2.12. PLLキャリブレーション
2.2.4. PLL コントロール信号 x
2.2.4.1. リセット 2.2.4.2. ロック
2.2.5. クロック・フィードバック・モード x
2.2.5.1. 直接補償モード 2.2.5.2. クロック補償モード 2.2.5.3. ソース・シンクロナス・モード 2.2.5.4. クロック補償モード 2.2.5.5. ゼロ遅延バッファー・モード 2.2.5.6. 外部フィードバック・モード
2.2.10. クロック・スイッチオーバー x
2.2.10.1. 自動スイッチオーバー 2.2.10.2. マニュアル・オーバライドの自動スイッチオーバー 2.2.10.3. マニュアル・クロック・スイッチオーバー
2.2.12. PLLキャリブレーション x
2.2.12.1. パワーアップ・キャリブレーション 2.2.12.2. ユーザー・キャリブレーション
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項 x
3.1. ガイドライン：クロック・スイッチオーバー 3.2. fPLL IPコアの制約 3.3. ガイドライン：PLLのリセット 3.4. ガイドライン：コンフィグレーションの制約 3.5. ガイドライン：タイミング・クロージャー 3.6. ガイドライン：I/O PLLのリコンフィグレーション
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド x
4.1. Stratix® 10 クロック制御 IP コア 4.2. Intel® FPGA IOPLL IP コア 4.3. Intel® FPGA IOPLL Reconfig IP コア
4.2. Intel® FPGA IOPLL IP コア x
4.2.1. .mifファイルの生成 4.2.2. Intel® FPGA IOPLL IPによるPLLダイナミック位相シフトの実装 4.2.3. デザイン例
4.2.1. .mifファイルの生成 x
4.2.1.1. 新しい.mifファイルの生成 4.2.1.2. 既存の.mifファイルへのコンフィグレーションの追加
4.2.2. Intel® FPGA IOPLL IPによるPLLダイナミック位相シフトの実装 x
4.2.2.1. I/O PLLダイナミック位相シフト動作
4.2.3. デザイン例 x
4.2.3.1. デザイン例2：ALTPLLメガファンクションによるダイナミック位相シフト
4.3. Intel® FPGA IOPLL Reconfig IP コア x
4.3.1. Intel® FPGA IOPLL Reconfig IPコアのI/O PLLリコンフィグレーションの実装 4.3.2. デザイン例
4.3.1. Intel® FPGA IOPLL Reconfig IPコアのI/O PLLリコンフィグレーションの実装 x
4.3.1.1. Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコア間の接続 4.3.1.2. Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコアの接続 4.3.1.3. Intel® FPGA IOPLL Reconfig IPコアのリコンフィグレーション・モード
4.3.1.3. Intel® FPGA IOPLL Reconfig IPコアのリコンフィグレーション・モード x
4.3.1.3.1. .mifストリーミング・リコンフィグレーション 4.3.1.3.2. .mifを使用したリキャリブレーション 4.3.1.3.3. クロック・ゲーティングのリコンフィグレーション 4.3.1.3.4. ダイナミック位相シフト波形
4.3.2. デザイン例 x
4.3.2.1. デザイン例1：.mifを使用したスト​​リーミングのリコンフィグレーション Intel® FPGA IOPLL Reconfig IPコア 4.3.2.2. デザイン例2：クロック・ゲーティングのリコンフィグレーション Intel® FPGA IOPLL Reconfig IPコア 4.3.2.3. デザイン例3：ALTPLLメガファンクションによるダイナミック位相シフト
5. Stratix® 10 クロック制御 IP コアのリファレンス x
5.1. Stratix® 10 クロック制御パラメーター 5.2. Stratix® 10 クロック制御ポートおよび信号
6. Intel® FPGA IOPLL IP コアの参考資料 x
6.1. Intel® FPGA IOPLLパラメーター 6.2. Intel® FPGA IOPLLポートおよび信号 6.3. Intel® FPGA IOPLL IPコアの-Mのインターフェイス・ポート
6.1. Intel® FPGA IOPLLパラメーター x
6.1.1. Intel® FPGA IOPLL パラメーター : PLLのタブ 6.1.2. Intel® FPGA IOPLL パラメーター : 設定のタブ 6.1.3. Intel® FPGA IOPLL パラメーター : カスケードのタブ 6.1.4. Intel® FPGA IOPLLパラメーター : ダイナミック・リコンフィグレーションタブのタブ 6.1.5. Intel® FPGA IOPLL パラメーター : 高度なパラメーターのタブ
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス x
7.1. Intel® FPGA IOPLL Reconfig IPコアの Avalon® -Mのインターフェイス・ポート 7.2. アドレスバスとデータバスの設定
7.2. アドレスバスとデータバスの設定 x
7.2.1. クロック・ゲーティングのリコンフィグレーションのための出力クロックと対応するデータビットの設定 7.2.2. Intel® FPGA IOPLL Reconfig IPコアのダイナミック位相シフトのためのデータバス設定
1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴

3.3. ガイドライン：PLLのリセット

  • Mカウンター、 Nカウンター、またはループフィルターの設定を変更すると、I/O PLLが失われてロックが回復することがあります。基準クロックと出力クロック間の適切な位相関係を維持するために、リコンフィグレーションが完了した後、I/O PLLをリセットするareset信号をアサートします。 Intelは、Mカウンター、 Nカウンター、またはループ・フィルターの設定をリコンフィグレーションした後は、必ずI/O PLLをリセットすることを推奨します。
  • Cカウンターの設定を変更するときは、Cカウンター間の期待の位相関係を失う可能性があります。予想される位相関係を復元するために、リコンフィグレーションが完了した後にareset信号をアサートします。アプリケーションに位相関係が重要でない場合、リセットは不要です。
  • I/O PLLをリセットしても、カウンターまたはループフィルターの設定は変更されません。ただし、I/O PLLをリセットすると、実行されたダイナミック位相シフト動作が元に戻されます。 I/O PLLがリセットされた後、 Cカウンターの位相シフトはもともとプログラムされた設定に戻ります。
レベル 2 の表題