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1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
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1.1. クロック・ネットワークの概要
インテル® Stratix 10® デバイスには、平衡遅延でファブリック全体に信号を配信するための専用リソースが含まれています。これらのリソースは、通常、クロック信号に使用されます。これらのリソースは、スキューの少ない他の信号にも使用できます。 インテル® Stratix 10® では、これらのリソースは、さまざまなサイズの低スキュークロックツリーの実装を可能にするプログラマブル・クロック・ルーティング・ネットワークとして実装されています。