Intel® Stratix® 10のクロッキングおよびPLLユーザーガイド

ID 683195
日付 12/07/2017
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ドキュメント目次

2.1.4.1.1. ルート・クロックのゲート

I/Oバンクとトランシーバー・バンクごとに1つのルート・クロック・ゲートがあります。このゲートはペリフェラルDCMの一部であり、クロックバッファの近くに配置されています。

インテル® Stratix 10® ルート・クロック・ゲートは、高い挿入遅延が許容される制限付きクロック・ゲーティングシナリオに対して意図されています。ルート・クロック・ゲートを使用する場合、クロックゲートのアサートと出力クロック信号の対応する変更の間に数クロックの遅延が予想されます。高周波数クロックの場合、セクター・クロック・ゲートを使用します。