Intel® Stratix® 10のクロッキングおよびPLLユーザーガイド

ID 683195
日付 12/07/2017
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ドキュメント目次

2.2.10.3. マニュアル・クロック・スイッチオーバー

マニュアル・クロック・スイッチオーバー・モードでは、extswitch信号は、inclk0またはinclk1のどちらがPLLの入力クロックとして選択されるかを制御します。デフォルトではinclk0が選択されています。

クロック・スイッチオーバー・イベントは、extswitch信号がロジックHighからロジックLow に遷移し、inclkが切り替えられている間に3inclkサイクル以上High の状態が保持されるときに開始されます。

別のスイッチオーバー・イベントを実行するには、extswitch信号を再びHigh に戻す必要があります。別のスイッチオーバー・イベントが必要ない場合、最初の切り換えの後extswitch信号をロジックLow の状態のままにしておくことができます。

inclk0inclk1の周波数が異なり、常時動作している場合、extswitchの最小High時間は、inclk0inclk1の周波数が近い方のクロック・サイクルで3サイクル以上なければなりません。

図 19.  インテル® Stratix 10® I/O PLLのマニュアル・クロック・スイッチオーバー回路


I/O PLLの インテル® FPGA IPコアでスイッチオーバー遅延を指定することでクロック・スイッチオーバー・アクションに遅延を加えることができます。スイッチオーバー遅延を指定する際extswitch信号はinclkがクロック・スイッチオーバーを初期化するために指定された遅延の数を加えるようスイッチされている間最低3inclkサイクル間High で保持する必要があります。