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1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
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2.2.5.2. クロック補償モード
ソース同期モードの目的は、クロック(180°位相シフト)が反転されることを除いて、内部シリアライザ/デシリアライザ(SERDES)キャプチャ・レジスターのピンで見られる同じデータとクロックのタイミング関係を維持することです。このように、ソース同期モードは、次の2 つのパス間の遅延の違いを含めて、LVDSクロックネットワークの遅延を理想的に補正します。
- データ・ピンからSERDESキャプチャ・レジスター
- クロック入力ピンからSERDESキャプチャ・レジスター。
さらに、出力カウンターは180°の位相シフトを提供する必要があります。
図 11. LVDSモードにおけるクロックおよびデータ間の位相関係