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1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
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4.2.3.1. デザイン例2:ALTPLLメガファンクションによるダイナミック位相シフト
このデザイン例では、 Intel® FPGA IOPLL Reconfig IPコアを使用せずに「デザイン例3: Intel® FPGA IOPLL Reconfig Ipコアを使用した動的位相シフト」と同じデザインを使用しています。このデザイン例では、 Intel® FPGA IOPLL IPコアを介した直接I/O PLLの動的位相シフトの実装を示しています。
このデザイン例でテストを実行するには、次の手順を実行します。
- iopll-dynamic-phase-shift.qarファイルをダウンロードして復元します。
- デザイン例のデバイスとピンの割り当てをハードウェアに合わせて変更します。
- デザイン例をリコンパイルします。リコンパイル後にデザイン例にタイミング違反がないことを確認してください。
- AN.stpファイルを開き、top.sofでデバイスをプログラムします。
- reset_SM信号にハイ・パルスをアサートして、I/O PLLのダイナミック位相シフト・リコンフィグレーション動作を開始します。
図 21. Waveform Example for Dynamic Phase Shift Using Intel® FPGA IOPLL IP Core Design Example