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1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
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3.2. fPLL IPコアの制約
fPLL IPコアを実装するには、次の制約に従わなければなりません。
- プロジェクトのトップレベルSDCファイルで、fPLL基準クロックにcreate_clock制約を使用する必要があります。
- トランシーバー・クロックを参照するSDCデザイン制約は、トランシーバーNative PHY SDCファイルの制約の後にリストされる必要があります。
- コア使用のためにfPLL出力クロックを使用する場合、fPLL出力クロックは基準クロックと位相関係がありません。ただし、クロック・ディバイダーのfPLL出力クロックはまだ同相です。