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1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
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6.3. Intel® FPGA IOPLL IPコアの-Mのインターフェイス・ポート
図 26. Intel® FPGA IOPLL IPコアのダイナミック位相シフトポート
ポート | 入力/出力 | 説明 | ||||||||||||||||||||||
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scanclk | 入力 | Intel® FPGA IOPLL IPコアのダイナミック位相シフト動作を駆動するダイナミック位相シフトクロック。このポートは、有効なクロックソースに接続する必要があります。最大入力クロック周波数は100MHzです。 | ||||||||||||||||||||||
phase_en | 入力 | アクティブHigh信号。ダイナミック位相シフト動作を開始するためにアサートします。 phase_enは、 phase_doneがアサ―トされた後にのみ4クロックにアサートされます。 | ||||||||||||||||||||||
updn | 入力 | ダイナミック位相シフトの方向を決定します。 updn = 0のとき、位相シフトは負方向になります。 updn = 1のとき、位相シフトは正方向になります。 | ||||||||||||||||||||||
1119443340 | 入力 |
ダイナミック位相シフト動作を実行するために選択するカウンターを決定します。
|
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1119443320 | 入力 | ダイナミック位相シフト動作ごとの位相シフト数を決定します。 1回の動作につき最大7回の位相シフトが可能です。各位相シフト・ステップは、I/O PLL VCO周期の1/8に等しくなります。 num_phase_shiftは、DPSモードでは決して0に設定してはなりません。 | ||||||||||||||||||||||
phase_done | 出力 | Intel® FPGA IOPLL IPコアは、ダイナミック位相シフト動作が完了した後、1つのscanclkサイクルの間このポートをHighに駆動します。 |