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1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
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6.2. Intel® FPGA IOPLLポートおよび信号
ポート名 | タイプ | 条件 | 説明 |
---|---|---|---|
refclk | 入力 | 要 | I/O PLLをドライブする基準クロック・ソース。 |
rst | 入力 | 要 | 出力クロック用の非同期リセットポート。このポートをハイにドライブすると、すべての出力クロックが0にリセットされます。 |
fbclk | 入力 | オプション | PLLの外部フィードバック入力ポート。 Intel® FPGA IOPLL IPコアは、I/O PLLが外部フィードバック・モードまたはゼロ遅延バッファモードで動作しているときにこのポートを作成します。フィードバックループを完了するには、ボードレベル接続でfbclkポートとI/O PLLの外部クロック出力ポートを接続する必要があります。 |
fboutclk | 出力 | オプション | 模擬回路を介してfbclkポートに給電するポート。 fboutclkポートは、I/O PLLが外部フィードバック・モードの場合にのみ使用できます。 |
zdbfbclk | 双方向 | オプション | ミミック回路に接続する双方向ポート。このポートは、I/O PLLの正帰還専用出力ピンに配置された双方向ピンに接続する必要があります。 zdbfbclkポートは、I/O PLLがゼロ遅延バッファ・モードになっている場合にのみ使用できます。 |
locked | 出力 | オプション | Intel® FPGA IOPLL IPコアは、PLLがロックを取得すると、このポートをHighに駆動します。 I/O PLLがロックされている間は、ポートはHighのままです。 I/O PLLは、基準クロックとフィードバッククロックの位相と周波数が同じか、またはロック回路の許容範囲内にあるときに、ロックされたポートをアサートします。 2つのクロック信号の差がロック回路許容値を超えると、I/O PLLはロックを失います。 |
refclk1 | 入力 | オプション | クロック・スイッチオーバー機能のためにI/O PLLをドライブする第2の基準クロックソース。 |
extswitch | 入力 | オプション | アクティブLow信号。手動でクロックを切り替えるには、 extswitch信号を最低3クロックサイクルでLow(1'b0)にアサートします。 |
activeclk | 出力 | オプション | I/O PLLがどの基準クロックソースを使用しているかを示す出力信号。 |
clkbad[] | 出力 | オプション | 基準クロックソースのステータスが良いか悪いかを示す出力信号。 |
cascade_out | 出力 | オプション | ダウンストリームI/O PLLに供給される出力信号。 |
adjpllin | 入力 | オプション | アップストリームI/O PLLから供給される入力信号。 |
outclk | 出力 | オプション | I/O PLLからの出力クロック。 |