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1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
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7.1. Intel® FPGA IOPLL Reconfig IPコアの Avalon® -Mのインターフェイス・ポート
ポート | 入力/出力 | 説明 |
---|---|---|
mgmt_clk | 入力 | Intel® FPGA IOPLL Reconfig IPコアをドライブするナミック・リコンフィグレーション・クロック。このポートは、有効なクロックソースに接続する必要があります。最大入力クロック周波数は100MHzです。このクロックは、独立したクロックソースにすることができます。 |
mgmt_reset | 入力 | アクティブHigh信号。 Intel® FPGA IOPLL Reconfig IPコアのすべてのデータをクリアする同期リセット入力。 |
mgmt_waitrequest | 出力 | このポートは、PLLリコンフィグレーション・プロセスが開始されたときに高くなり、PLLリコンフィグレーション中には高いままになります。 PLLのリコンフィグレーション処理が完了すると、このポートはLowになります。 |
mgmt_write | 入力 | アクティブHigh信号。書き込み動作を示すためにアサートします。 |
mgmt_read | 入力 | アクティブHigh信号。読み込み動作を示すためにアサートします。 |
mgmt_writedata[7:0] | 入力 | mgmt_write信号がアサートされると、このポートにデータを書き込みます。 |
mgmt_readdata[7:0] | 出力 | mgmt_read信号がアサートされると、このポートからデータを読み込みます。 |
mgmt_address[9..0] | 入力 | リードたはライト動作のためのデータバスのアドレスを指定します。 |
reconfig_from_pll[10..0] | 入力 | Intel® FPGA IOPLL IPコアのreconfig_from_pll [10..0]バスに接続するバス。 |
reconfig_to_pll[29..0] | 出力 | Intel® FPGA IOPLL IPコアのreconfig_to_pll [29..0]バスに接続するバス。 |