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1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
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7.2.2. Intel® FPGA IOPLL Reconfig IPコアのダイナミック位相シフトのためのデータバス設定
ライト・データ・バス設定 | 変更内容 | ||||||||||||||||||||||
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data[2:0] | ダイナミック位相シフト動作ごとの位相シフト数を決定します。 1回の動作につき最大7回の位相シフトが可能です。各位相シフト・ステップは、I/O PLL VCO周期の1/8に等しくなります。 | ||||||||||||||||||||||
data[3] | ダイナミック位相シフトの方向を決定します。 data[3] = 0のとき、位相シフトは負方向になります。 data[3] = 1のとき、位相シフトは正方向になります。 | ||||||||||||||||||||||
data[7:4] |
ダイナミック位相シフト動作を実行するために選択するカウンターを決定します。
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