Intel® Stratix® 10のクロッキングおよびPLLユーザーガイド

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ID 683195
日付 12/07/2017
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インテルのみ表示可能 — GUID: mcn1462263795406

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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix 10® のクロッキングおよびPLLの概要 2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能 3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項 4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド 5. Stratix® 10 クロック制御 IP コアのリファレンス 6. Intel® FPGA IOPLL IP コアの参考資料 7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
1. インテル® Stratix 10® のクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワーク階層 2.1.2. クロック・リソース 2.1.3. プログラマブル・クロック配線のリソース 2.1.4. クロック管理機能
2.1.1. クロック・ネットワーク階層 x
2.1.1.1. クロック・ネットワーク階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック配線
2.1.3. プログラマブル・クロック配線のリソース x
2.1.3.1. 専用クロック入力ピン 2.1.3.2. 内部ロジック 2.1.3.3. DPAクロック出力 2.1.3.4. トランシーバー・クロック出力 2.1.3.5. PLL クロック出力
2.1.4. クロック管理機能 x
2.1.4.1. クロック・ゲーティング 2.1.4.2. クロック・ディバイダー 2.1.4.3. マニュアル・クロック・スイッチオーバー
2.1.4.1. クロック・ゲーティング x
2.1.4.1.1. ルート・クロックのゲート 2.1.4.1.2. セクター・クロックのゲート 2.1.4.1.3. I/O PLLクロック・ゲート 2.1.4.1.4. LABクロックのゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLLの使用率 2.2.3. PLLのアーキテクチャ 2.2.4. PLL コントロール信号 2.2.5. クロック・フィードバック・モード 2.2.6. クロックの逓倍と分周 2.2.7. プログラマブル位相シフト 2.2.8. プログラマブル・デューティー・サイクル 2.2.9. PLLのカスケード接続 2.2.10. クロック・スイッチオーバー 2.2.11. PLLリコンフィグレーションおよびダイナミック位相シフト 2.2.12. PLLキャリブレーション
2.2.4. PLL コントロール信号 x
2.2.4.1. リセット 2.2.4.2. ロック
2.2.5. クロック・フィードバック・モード x
2.2.5.1. 直接補償モード 2.2.5.2. クロック補償モード 2.2.5.3. ソース・シンクロナス・モード 2.2.5.4. クロック補償モード 2.2.5.5. ゼロ遅延バッファー・モード 2.2.5.6. 外部フィードバック・モード
2.2.10. クロック・スイッチオーバー x
2.2.10.1. 自動スイッチオーバー 2.2.10.2. マニュアル・オーバライドの自動スイッチオーバー 2.2.10.3. マニュアル・クロック・スイッチオーバー
2.2.12. PLLキャリブレーション x
2.2.12.1. パワーアップ・キャリブレーション 2.2.12.2. ユーザー・キャリブレーション
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項 x
3.1. ガイドライン：クロック・スイッチオーバー 3.2. fPLL IPコアの制約 3.3. ガイドライン：PLLのリセット 3.4. ガイドライン：コンフィグレーションの制約 3.5. ガイドライン：タイミング・クロージャー 3.6. ガイドライン：I/O PLLのリコンフィグレーション
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド x
4.1. Stratix® 10 クロック制御 IP コア 4.2. Intel® FPGA IOPLL IP コア 4.3. Intel® FPGA IOPLL Reconfig IP コア
4.2. Intel® FPGA IOPLL IP コア x
4.2.1. .mifファイルの生成 4.2.2. Intel® FPGA IOPLL IPによるPLLダイナミック位相シフトの実装 4.2.3. デザイン例
4.2.1. .mifファイルの生成 x
4.2.1.1. 新しい.mifファイルの生成 4.2.1.2. 既存の.mifファイルへのコンフィグレーションの追加
4.2.2. Intel® FPGA IOPLL IPによるPLLダイナミック位相シフトの実装 x
4.2.2.1. I/O PLLダイナミック位相シフト動作
4.2.3. デザイン例 x
4.2.3.1. デザイン例2：ALTPLLメガファンクションによるダイナミック位相シフト
4.3. Intel® FPGA IOPLL Reconfig IP コア x
4.3.1. Intel® FPGA IOPLL Reconfig IPコアのI/O PLLリコンフィグレーションの実装 4.3.2. デザイン例
4.3.1. Intel® FPGA IOPLL Reconfig IPコアのI/O PLLリコンフィグレーションの実装 x
4.3.1.1. Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコア間の接続 4.3.1.2. Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコアの接続 4.3.1.3. Intel® FPGA IOPLL Reconfig IPコアのリコンフィグレーション・モード
4.3.1.3. Intel® FPGA IOPLL Reconfig IPコアのリコンフィグレーション・モード x
4.3.1.3.1. .mifストリーミング・リコンフィグレーション 4.3.1.3.2. .mifを使用したリキャリブレーション 4.3.1.3.3. クロック・ゲーティングのリコンフィグレーション 4.3.1.3.4. ダイナミック位相シフト波形
4.3.2. デザイン例 x
4.3.2.1. デザイン例1：.mifを使用したスト​​リーミングのリコンフィグレーション Intel® FPGA IOPLL Reconfig IPコア 4.3.2.2. デザイン例2：クロック・ゲーティングのリコンフィグレーション Intel® FPGA IOPLL Reconfig IPコア 4.3.2.3. デザイン例3：ALTPLLメガファンクションによるダイナミック位相シフト
5. Stratix® 10 クロック制御 IP コアのリファレンス x
5.1. Stratix® 10 クロック制御パラメーター 5.2. Stratix® 10 クロック制御ポートおよび信号
6. Intel® FPGA IOPLL IP コアの参考資料 x
6.1. Intel® FPGA IOPLLパラメーター 6.2. Intel® FPGA IOPLLポートおよび信号 6.3. Intel® FPGA IOPLL IPコアの-Mのインターフェイス・ポート
6.1. Intel® FPGA IOPLLパラメーター x
6.1.1. Intel® FPGA IOPLL パラメーター : PLLのタブ 6.1.2. Intel® FPGA IOPLL パラメーター : 設定のタブ 6.1.3. Intel® FPGA IOPLL パラメーター : カスケードのタブ 6.1.4. Intel® FPGA IOPLLパラメーター : ダイナミック・リコンフィグレーションタブのタブ 6.1.5. Intel® FPGA IOPLL パラメーター : 高度なパラメーターのタブ
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス x
7.1. Intel® FPGA IOPLL Reconfig IPコアの Avalon® -Mのインターフェイス・ポート 7.2. アドレスバスとデータバスの設定
7.2. アドレスバスとデータバスの設定 x
7.2.1. クロック・ゲーティングのリコンフィグレーションのための出力クロックと対応するデータビットの設定 7.2.2. Intel® FPGA IOPLL Reconfig IPコアのダイナミック位相シフトのためのデータバス設定
1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴

6.1.1. Intel® FPGA IOPLL パラメーター : PLLのタブ

表 7.   インテル® Stratix 10® デバイスの Intel® FPGA IOPLL IPコアのパラメーター
パラメーター 選択可能な値 変更内容
Device Family インテル® Stratix 10® 選択するデバイスファミリーを指定します。
Component — ターゲット・デバイスファミリーを指定します。
Speed Grade — ターゲットデバイスのスピードグレードを指定します。
PLL Mode 整数-N PLL Intel® FPGA IOPLL IPコアに使用されるモードを指定します。唯一の正当な選択肢はInteger-N PLLです。
Reference Clock Frequency — 入力クロックの入力周波数refclkをMHzで指定します。デフォルト値は100.0 MHzです。最小値と最大値は、選択したデバイスによって異なります。
My reference clock frequency might change 「オンにする」/「オフにする」 実行時に基準クロックの周波数が変わることが予想される場合、このオプションを選択します。
Enable Locked Output Port 「オンにする」/「オフにする」 オンにすると、 lockedポートがイネーブルされます。
Enable physical output clock parameters 「オンにする」/「オフにする」 所望の出力クロック周波数を指定する代わりに、物理PLLカウンターのパラメーターを入力するようにします。
Operation Mode direct、external feedback、normal、 source synchronous、zero delay buffer、またはlvds

PLLの動作を指定します。デフォルトの動作はDirectモードです。

  • Directモードを選択すると、PLLは帰還パスの長さを最小限に抑えて、PLL出力でジッタを最小限に抑えます。 PLLの内部クロックおよび外部クロック出力は、PLLクロック入力に対して位相シフトされています。このモードでは、PLLはクロック・ネットワークを補償しません。

  • External Feedbackモードを選択した場合、fbclk入力ポートを入力ピンに接続する必要があります。ボードレベルの接続では、入力ピンと外部クロック出力ポートfboutclkの両方を接続する必要があります。fbclkポートは入力クロックにアライメントされます。

  • Normalモードを選択すると、PLLはクロック出力で使用される内部クロック・ネットワークの遅延を補償します。 PLLを外部クロック出力ピンの駆動にも使用すると、出力ピンの信号の対応する位相シフトが発生します。
  • Source Synchronousモードを選択すると、ピンからI/O入力レジスターへのクロック遅延は、ピンからI/O入力レジスターへのデータ遅延と一致します。
  • Zero Delay Bufferモードを選択すると、PLLは外部クロック出力ピンに給電し、そのピンによって発生する遅延を補償する必要があります。ピンで観測される信号は入力クロックに同期します。 PLLクロック出力はaltbidirポートに接続し、出力ポートとしてzdbfbclkを駆動します。 PLLが内部クロック・ネットワークもドライブする場合、そのネットワークの対応する位相シフトが発生します。
  • Lvdsモードを選択すると、内部SERDESキャプチャ・レジスターのピンと同じデータとクロックのタイミング関係が維持されます。このモードは、LVDSクロック・ネットワークの遅延、およびデータピンとクロック入力ピンの間のSERDESキャプチャ・レジスターの経路の遅延を補償します。
Number of clocks 1-9 PLLデザインで各デバイスに必要な出力クロックの数を指定します。要求された出力周波数、位相シフト、およびデューティサイクルの設定は、選択されたクロック数に基づいて表示されます。
Multiply factor (M-Counter) 5 4-160 逓倍係数を指定します（M-カウンター）。
Divide factor (N-Counter) 5 1-110 分周係数を指定します（M-カウンター）。
Specify VCO Frequency 「オンにする」/「オフにする」 VCO周波数を指定された値に制限することができます。これは、LVDS外部モードのPLLを作成する場合、または特定のダイナミック位相シフトステップサイズが必要な場合に便利です。
VCO Frequency 6 —
  • Enable physical output clock parametersをオンにすると、Reference Clock Frequency 、 Multiply Factor (M-Counter) 、およびDivide Factor (N-Counter)の値に基づいてVCO周波数が表示されます。
  • Enable physical output clock parametersがオフの場合、VCO周波数に要求された値を指定できます。デフォルト値は600.0 MHzです。
Give clock global name 「オンにする」/「オフにする」 出力クロック名の名前を変更できます。
Clock Name — Synopsis Design Constraints（SDC）のユーザークロック名。
Divide factor (C-Counter) 5 1-510 出力クロック（ C-カウンター）の分周係数を指定します。
Desired Frequency — 対応する出力クロックポートの出力クロック周波数outclk []をMHzで指定します。デフォルト値は100.0 MHzです。最小値と最大値は、使用するデバイスによって異なります。 PLLは最初の小数点第6位の数字のみを読み込みます。
Actual Frequency — 達成可能な周波数のリストから実際の出力クロック周波数を選択できます。デフォルト値は、達成可能な最も近い周波数から目的の周波数までです。
Phase Shift units psまたはdegrees 対応する出力クロックポートの位相シフトユニットoutclk []をピコ秒（ps）または度で指定します。
Desired Phase Shift — 位相シフトに要求される値を指定します。デフォルト値は0 psです。
Actual Phase Shift — 達成可能な位相シフト値のリストから実際の位相シフトを選択できます。デフォルト値は、目的とする位相シフトに最も近い達成可能な位相シフトです。
Desired Duty Cycle 0.0-100.0 デューティサイクルに要求される値を指定します。デフォルト値は50.0％です。
Actual Duty Cycle — 達成可能なデューティ・サイクル値のリストから実際のデューティ・サイクルを選択できます。デフォルト値は、達成可能なデューティ・サイクルを目標デューティ・サイクルに最も近づけるものです。
5 このパラメーターは、Enable physical output clock parametersがオンの場合にのみ使用できます。
6 このパラメーターは、 Enable physical output clock parametersがオフの場合にのみ使用できます。
レベル 2 の表題