Intel® Stratix® 10のクロッキングおよびPLLユーザーガイド

ID 683195
日付 12/07/2017
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ドキュメント目次

6.1.1. Intel® FPGA IOPLL パラメーター : PLLのタブ

表 7.   インテル® Stratix 10® デバイスの Intel® FPGA IOPLL IPコアのパラメーター
パラメーター 選択可能な値 変更内容
Device Family インテル® Stratix 10® 選択するデバイスファミリーを指定します。
Component ターゲット・デバイスファミリーを指定します。
Speed Grade ターゲットデバイスのスピードグレードを指定します。
PLL Mode 整数-N PLL Intel® FPGA IOPLL IPコアに使用されるモードを指定します。唯一の正当な選択肢はInteger-N PLLです。
Reference Clock Frequency 入力クロックの入力周波数refclkをMHzで指定します。デフォルト値は100.0 MHzです。最小値と最大値は、選択したデバイスによって異なります。
My reference clock frequency might change 「オンにする」/「オフにする」 実行時に基準クロックの周波数が変わることが予想される場合、このオプションを選択します。
Enable Locked Output Port 「オンにする」/「オフにする」 オンにすると、 lockedポートがイネーブルされます。
Enable physical output clock parameters 「オンにする」/「オフにする」 所望の出力クロック周波数を指定する代わりに、物理PLLカウンターのパラメーターを入力するようにします。
Operation Mode directexternal feedbacknormalsource synchronouszero delay buffer、またはlvds

PLLの動作を指定します。デフォルトの動作はDirectモードです。

  • Directモードを選択すると、PLLは帰還パスの長さを最小限に抑えて、PLL出力でジッタを最小限に抑えます。 PLLの内部クロックおよび外部クロック出力は、PLLクロック入力に対して位相シフトされています。このモードでは、PLLはクロック・ネットワークを補償しません。
  • External Feedbackモードを選択した場合、fbclk入力ポートを入力ピンに接続する必要があります。ボードレベルの接続では、入力ピンと外部クロック出力ポートfboutclkの両方を接続する必要があります。fbclkポートは入力クロックにアライメントされます。

  • Normalモードを選択すると、PLLはクロック出力で使用される内部クロック・ネットワークの遅延を補償します。 PLLを外部クロック出力ピンの駆動にも使用すると、出力ピンの信号の対応する位相シフトが発生します。
  • Source Synchronousモードを選択すると、ピンからI/O入力レジスターへのクロック遅延は、ピンからI/O入力レジスターへのデータ遅延と一致します。
  • Zero Delay Bufferモードを選択すると、PLLは外部クロック出力ピンに給電し、そのピンによって発生する遅延を補償する必要があります。ピンで観測される信号は入力クロックに同期します。 PLLクロック出力はaltbidirポートに接続し、出力ポートとしてzdbfbclkを駆動します。 PLLが内部クロック・ネットワークもドライブする場合、そのネットワークの対応する位相シフトが発生します。
  • Lvdsモードを選択すると、内部SERDESキャプチャ・レジスターのピンと同じデータとクロックのタイミング関係が維持されます。このモードは、LVDSクロック・ネットワークの遅延、およびデータピンとクロック入力ピンの間のSERDESキャプチャ・レジスターの経路の遅延を補償します。
Number of clocks 1-9 PLLデザインで各デバイスに必要な出力クロックの数を指定します。要求された出力周波数、位相シフト、およびデューティサイクルの設定は、選択されたクロック数に基づいて表示されます。
Multiply factor (M-Counter) 5 4-160 逓倍係数を指定します(M-カウンター)。
Divide factor (N-Counter) 5 1-110 分周係数を指定します(M-カウンター)。
Specify VCO Frequency 「オンにする」/「オフにする」 VCO周波数を指定された値に制限することができます。これは、LVDS外部モードのPLLを作成する場合、または特定のダイナミック位相シフトステップサイズが必要な場合に便利です。
VCO Frequency 6
  • Enable physical output clock parametersをオンにすると、Reference Clock FrequencyMultiply Factor (M-Counter) 、およびDivide Factor (N-Counter)の値に基づいてVCO周波数が表示されます。
  • Enable physical output clock parametersがオフの場合、VCO周波数に要求された値を指定できます。デフォルト値は600.0 MHzです。
Give clock global name 「オンにする」/「オフにする」 出力クロック名の名前を変更できます。
Clock Name Synopsis Design Constraints(SDC)のユーザークロック名。
Divide factor (C-Counter) 5 1-510 出力クロック( C-カウンター)の分周係数を指定します。
Desired Frequency 対応する出力クロックポートの出力クロック周波数outclk []をMHzで指定します。デフォルト値は100.0 MHzです。最小値と最大値は、使用するデバイスによって異なります。 PLLは最初の小数点第6位の数字のみを読み込みます。
Actual Frequency 達成可能な周波数のリストから実際の出力クロック周波数を選択できます。デフォルト値は、達成可能な最も近い周波数から目的の周波数までです。
Phase Shift units psまたはdegrees 対応する出力クロックポートの位相シフトユニットoutclk []をピコ秒(ps)または度で指定します。
Desired Phase Shift 位相シフトに要求される値を指定します。デフォルト値は0 psです。
Actual Phase Shift 達成可能な位相シフト値のリストから実際の位相シフトを選択できます。デフォルト値は、目的とする位相シフトに最も近い達成可能な位相シフトです。
Desired Duty Cycle 0.0-100.0 デューティサイクルに要求される値を指定します。デフォルト値は50.0%です。
Actual Duty Cycle 達成可能なデューティ・サイクル値のリストから実際のデューティ・サイクルを選択できます。デフォルト値は、達成可能なデューティ・サイクルを目標デューティ・サイクルに最も近づけるものです。
5 このパラメーターは、Enable physical output clock parametersがオンの場合にのみ使用できます。
6 このパラメーターは、 Enable physical output clock parametersがオフの場合にのみ使用できます。