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1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
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4.3.1.3.3. クロック・ゲーティングのリコンフィグレーション
これは、I/O PLL出力クロックのそれぞれに対応する1バイトを Intel® FPGA IOPLL Reconfig IPコアに書き込むことで簡単に実行できます。
シミュレーションを実行するには、以下のステップに従います。
- クロック・ゲーティング・モードを選択するにはmgmt_address [9:8]を2'b10に設定します。そして、ゲーティングする出力クロックを示すようにmgmt_writedata [7:0]を設定します。
- I/O PLLでクロック・ゲーティングのリコンフィグレーションを開始するには、 mgmt_write信号を1つのmgmt_clkサイクルでアサートします。
- ゲーティングの変更は、 mgmt_waitrequestのアサートがディアサ―トされた後、複数のクロックサイクルで有効にならないことがあります。