インテルのみ表示可能 — GUID: mcn1444885316905
Ixiasoft
1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
インテルのみ表示可能 — GUID: mcn1444885316905
Ixiasoft
2.2.9. PLLのカスケード接続
インテル® Stratix® 10デバイスは、PLL-to-PLLのカスケードをサポートしています。 最大2つまでのカスケード接続が可能です。PLLのカスケードは、単一のPLLよりも多くの出力クロック周波数を合成します。
デザインでPLLをカスケード接続する場合、ソース(アップストリーム)PLLの設定は狭帯域幅、そしてデスティネーション(ダウンストリーム)PLLの設定は広帯域幅でなければいけません。カスケード実行中は、ソースPLLの出力はデスティネーションPLLのリファレンス・クロック(入力)として機能します。カスケード接続されたPLLの帯域幅の設定は、カスケード接続前とは別の設定にする必要があります。カスケード接続されたPLLの帯域幅の設定に変更がないと、カスケード接続されたPLLが特定の周波数で位相ノイズを増幅すること場合があります。
インテル® Stratix® 10デバイスは、次のPLL間のカスケード・モードをサポートしています。
- I/O-PLL間のカスケード接続―アップストリームのI/O PLL およびダウンストリームのI/O PLLは同じI/O カラム内に配置されている必要があります。
- コア・クロック・ファブリックによるI/O-PLL-to-I/O-PLLカスケードにはアップストリームおよびダウンストリームI/O PLLの位置に制限はありません。