Intel® Stratix® 10のクロッキングおよびPLLユーザーガイド

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ID 683195
日付 12/07/2017
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix 10® のクロッキングおよびPLLの概要 2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能 3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項 4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド 5. Stratix® 10 クロック制御 IP コアのリファレンス 6. Intel® FPGA IOPLL IP コアの参考資料 7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
1. インテル® Stratix 10® のクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワーク階層 2.1.2. クロック・リソース 2.1.3. プログラマブル・クロック配線のリソース 2.1.4. クロック管理機能
2.1.1. クロック・ネットワーク階層 x
2.1.1.1. クロック・ネットワーク階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック配線
2.1.3. プログラマブル・クロック配線のリソース x
2.1.3.1. 専用クロック入力ピン 2.1.3.2. 内部ロジック 2.1.3.3. DPAクロック出力 2.1.3.4. トランシーバー・クロック出力 2.1.3.5. PLL クロック出力
2.1.4. クロック管理機能 x
2.1.4.1. クロック・ゲーティング 2.1.4.2. クロック・ディバイダー 2.1.4.3. マニュアル・クロック・スイッチオーバー
2.1.4.1. クロック・ゲーティング x
2.1.4.1.1. ルート・クロックのゲート 2.1.4.1.2. セクター・クロックのゲート 2.1.4.1.3. I/O PLLクロック・ゲート 2.1.4.1.4. LABクロックのゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLLの使用率 2.2.3. PLLのアーキテクチャ 2.2.4. PLL コントロール信号 2.2.5. クロック・フィードバック・モード 2.2.6. クロックの逓倍と分周 プリスケール・カウンターのNと逓倍カウンターのM ポスト・スケール・カウンター（C） ポスト・スケール・カウンター（L） デルタ・シグマ変調器 フラクショナル・モード 整数モード 2.2.7. プログラマブル位相シフト 2.2.8. プログラマブル・デューティー・サイクル 2.2.9. PLLのカスケード接続 2.2.10. クロック・スイッチオーバー 2.2.11. PLLリコンフィグレーションおよびダイナミック位相シフト 2.2.12. PLLキャリブレーション
2.2.4. PLL コントロール信号 x
2.2.4.1. リセット 2.2.4.2. ロック
2.2.5. クロック・フィードバック・モード x
2.2.5.1. 直接補償モード 2.2.5.2. クロック補償モード 2.2.5.3. ソース・シンクロナス・モード 2.2.5.4. クロック補償モード 2.2.5.5. ゼロ遅延バッファー・モード 2.2.5.6. 外部フィードバック・モード
2.2.10. クロック・スイッチオーバー x
2.2.10.1. 自動スイッチオーバー 2.2.10.2. マニュアル・オーバライドの自動スイッチオーバー 2.2.10.3. マニュアル・クロック・スイッチオーバー
2.2.12. PLLキャリブレーション x
2.2.12.1. パワーアップ・キャリブレーション 2.2.12.2. ユーザー・キャリブレーション
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項 x
3.1. ガイドライン：クロック・スイッチオーバー 3.2. fPLL IPコアの制約 3.3. ガイドライン：PLLのリセット 3.4. ガイドライン：コンフィグレーションの制約 3.5. ガイドライン：タイミング・クロージャー 3.6. ガイドライン：I/O PLLのリコンフィグレーション
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド x
4.1. Stratix® 10 クロック制御 IP コア 4.2. Intel® FPGA IOPLL IP コア 4.3. Intel® FPGA IOPLL Reconfig IP コア
4.2. Intel® FPGA IOPLL IP コア x
4.2.1. .mifファイルの生成 4.2.2. Intel® FPGA IOPLL IPによるPLLダイナミック位相シフトの実装 4.2.3. デザイン例
4.2.1. .mifファイルの生成 x
4.2.1.1. 新しい.mifファイルの生成 4.2.1.2. 既存の.mifファイルへのコンフィグレーションの追加
4.2.2. Intel® FPGA IOPLL IPによるPLLダイナミック位相シフトの実装 x
4.2.2.1. I/O PLLダイナミック位相シフト動作
4.2.3. デザイン例 x
4.2.3.1. デザイン例2：ALTPLLメガファンクションによるダイナミック位相シフト
4.3. Intel® FPGA IOPLL Reconfig IP コア x
4.3.1. Intel® FPGA IOPLL Reconfig IPコアのI/O PLLリコンフィグレーションの実装 4.3.2. デザイン例
4.3.1. Intel® FPGA IOPLL Reconfig IPコアのI/O PLLリコンフィグレーションの実装 x
4.3.1.1. Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコア間の接続 4.3.1.2. Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコアの接続 4.3.1.3. Intel® FPGA IOPLL Reconfig IPコアのリコンフィグレーション・モード
4.3.1.3. Intel® FPGA IOPLL Reconfig IPコアのリコンフィグレーション・モード x
4.3.1.3.1. .mifストリーミング・リコンフィグレーション 4.3.1.3.2. .mifを使用したリキャリブレーション 4.3.1.3.3. クロック・ゲーティングのリコンフィグレーション 4.3.1.3.4. ダイナミック位相シフト波形
4.3.2. デザイン例 x
4.3.2.1. デザイン例1：.mifを使用したスト​​リーミングのリコンフィグレーション Intel® FPGA IOPLL Reconfig IPコア 4.3.2.2. デザイン例2：クロック・ゲーティングのリコンフィグレーション Intel® FPGA IOPLL Reconfig IPコア 4.3.2.3. デザイン例3：ALTPLLメガファンクションによるダイナミック位相シフト
5. Stratix® 10 クロック制御 IP コアのリファレンス x
5.1. Stratix® 10 クロック制御パラメーター 5.2. Stratix® 10 クロック制御ポートおよび信号
6. Intel® FPGA IOPLL IP コアの参考資料 x
6.1. Intel® FPGA IOPLLパラメーター 6.2. Intel® FPGA IOPLLポートおよび信号 6.3. Intel® FPGA IOPLL IPコアの-Mのインターフェイス・ポート
6.1. Intel® FPGA IOPLLパラメーター x
6.1.1. Intel® FPGA IOPLL パラメーター : PLLのタブ 6.1.2. Intel® FPGA IOPLL パラメーター : 設定のタブ 6.1.3. Intel® FPGA IOPLL パラメーター : カスケードのタブ 6.1.4. Intel® FPGA IOPLLパラメーター : ダイナミック・リコンフィグレーションタブのタブ 6.1.5. Intel® FPGA IOPLL パラメーター : 高度なパラメーターのタブ
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス x
7.1. Intel® FPGA IOPLL Reconfig IPコアの Avalon® -Mのインターフェイス・ポート 7.2. アドレスバスとデータバスの設定
7.2. アドレスバスとデータバスの設定 x
7.2.1. クロック・ゲーティングのリコンフィグレーションのための出力クロックと対応するデータビットの設定 7.2.2. Intel® FPGA IOPLL Reconfig IPコアのダイナミック位相シフトのためのデータバス設定
1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴

2.2.6. クロックの逓倍と分周

インテル® Stratix 10® PLL出力周波数は、次のスケールファクターによって入力基準クロックソースに関連します。

  • M/(N × C)（I/O PLLの場合）
  • M/(N × C × 2) （fPLLコア・アプリケーションの場合）

入力クロックは、プレスケール・ファクターNで除算され、 Mフィードバック係数が乗算されます。制御ループは、 f in ×（ M / N ）に一致するようにVCOを駆動します。 インテル® Quartus® Primeソフトウェアは、I/O PLLおよびfPLLのために インテル® FPGA IPコアに入力される入力周波数、乗算および除算値に応じて、適切なスケール係数を自動的に選択します。

プリスケール・カウンターのNと逓倍カウンターのM

各PLLは、プリスケール・カウンターNと逓倍カウンターMをそれぞれ1つずつ有します。これら2つのカウンターの目的は周波数分周を計算することであるため、MカウンターとNカウンターはデューティ・サイクル・コントロールを使用しません。

ポスト・スケール・カウンター（C）

各出力ポートは、独自のポスト・スケール・カウンター、Cを有します。周波数の異なる複数のCカウンター出力では、VCOは周波数規格に適合する出力周波数の最小公倍数に設定されます。たとえば、1 つのI/O PLLから要求される出力周波数が55 MHzと100 MHzである場合、Quartus IIソフトウェアはVCO周波数を1.1 GHzに設定します（VCOの周波数範囲内での55 MHzと100 MHzの最小公倍数）。その後、ポストスケール・カウンターのCは各出力ポートのVCO周波数を分周します。

ポスト・スケール・カウンター（L）

fPLLは、追加のポスト・スケール・カウンターであるLを有します。Lカウンターは、 M/(N × L)スケーリング係数を使用して、クロックソースからの周波数を合成します。Lカウンターは差動クロック・ペア（0℃と180℃）を生成し、HSSIクロック・ネットワークをドライブします。

デルタ・シグマ変調器

デルタ・シグマ・モジュレータ（DSM）は、fPLLがフラクショナル・モードで動作することができるよう、M逓倍カウンターと併せて使用されます。DSMは、サイクル間ベースでMカウンター係数をダイナミックに変更します。異なるMカウンター係数によって「平均的な」M係数を非整数にすることができます。

フラクショナル・モード

フラクショナル・モードでは、Mカウンターの値はMフィードバック係数とフラクショナル値の合計に等しくなります。フラクショナル値は K/2 X に等しく、Kは0と(2 X – 1)の間の整数です。また、 X = 32です。

整数モード

整数モードのfPLL動作では、Mは整数値であり、DSMはディセーブルされます。

I/O PLLは整数モードでのみ動作可能です。

レベル 2 の表題