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1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
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4.3.1.3.4. ダイナミック位相シフト波形
ダイナミック位相シフトのリコンフィグレーションは、シフトの数、位相シフトの方向およびシフトされるべき出力クロックを決定することができます。
Intel® FPGA IOPLL Reconfig IPコアを使用するダイナミック位相シフトのリコンフィグレーションを実行するには、次の手順を実行します。
- ダイナミック位相シフト・リコンフィグレーション・モードを選択するには、 mgmt_address [9:8]を2'b11に設定します。
- 所望の位相シフト数、位相シフトの方向、およびシフトさせるべき所望のカウンターを示すためにmgmt_writedata [7:0]を設定します。
- I/O PLLでクロック・ゲーティングのリコンフィグレーションを開始するには、 mgmt_write信号を1つのmgmt_clkサイクルでアサートします。この信号は、I/O PLLのphase_en信号と等価です。
- ダイナミック位相シフトが完了した後、 mgmt_waitrequest信号はアディアサ―トされます。