Intel® Stratix® 10のクロッキングおよびPLLユーザーガイド

ID 683195
日付 12/07/2017
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ドキュメント目次

2.1.4. クロック管理機能

次の図は、 インテル® Stratix 10® クロック制御機能(クロック・ゲーティングとクロック・ディバイダー)の概要を示しています。 I/O PLL出力からのクロックは動的にゲート制御することができます。これらのクロック信号は、他のクロックソースとともに、ペリフェラル分散型クロックマルチプレクサー(DCM)に送られます。 DCMペリフェラルでは、クロック信号は、ルート・クロック・ゲートによって直接ゲートされるか、ゲートによってゲートされるか、クロック・ディバイダーで分周されます。

インテル® Quartus® Primeソフトウェアは、クロック信号をプログラマブル・クロック・ルーティングにルーティングして、各クロックセクターに到達します。クロック信号は、SCLKゲートによって各セクターでゲートすることができます。クロックは、SCLKネットワークに続いてロウ・クロック・ネットワークに入り、最終的にコアのレジスターに到達します。 LABレジスターには、次の図に示すように、機能クロックイネーブル機能が組み込まれています。

図 5.  インテル® Stratix 10® クロック・ネットワーク内のクロック・ゲーティングとクロック・ディバイダー