Intel® Stratix® 10のクロッキングおよびPLLユーザーガイド

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ID 683195
日付 12/07/2017
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix 10® のクロッキングおよびPLLの概要 2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能 3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項 4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド 5. Stratix® 10 クロック制御 IP コアのリファレンス 6. Intel® FPGA IOPLL IP コアの参考資料 7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
1. インテル® Stratix 10® のクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワーク階層 2.1.2. クロック・リソース 2.1.3. プログラマブル・クロック配線のリソース 2.1.4. クロック管理機能
2.1.1. クロック・ネットワーク階層 x
2.1.1.1. クロック・ネットワーク階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック配線
2.1.3. プログラマブル・クロック配線のリソース x
2.1.3.1. 専用クロック入力ピン 2.1.3.2. 内部ロジック 2.1.3.3. DPAクロック出力 2.1.3.4. トランシーバー・クロック出力 2.1.3.5. PLL クロック出力
2.1.4. クロック管理機能 x
2.1.4.1. クロック・ゲーティング 2.1.4.2. クロック・ディバイダー 2.1.4.3. マニュアル・クロック・スイッチオーバー
2.1.4.1. クロック・ゲーティング x
2.1.4.1.1. ルート・クロックのゲート 2.1.4.1.2. セクター・クロックのゲート 2.1.4.1.3. I/O PLLクロック・ゲート 2.1.4.1.4. LABクロックのゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLLの使用率 2.2.3. PLLのアーキテクチャ 2.2.4. PLL コントロール信号 2.2.5. クロック・フィードバック・モード 2.2.6. クロックの逓倍と分周 2.2.7. プログラマブル位相シフト 2.2.8. プログラマブル・デューティー・サイクル 2.2.9. PLLのカスケード接続 2.2.10. クロック・スイッチオーバー 2.2.11. PLLリコンフィグレーションおよびダイナミック位相シフト 2.2.12. PLLキャリブレーション
2.2.4. PLL コントロール信号 x
2.2.4.1. リセット 2.2.4.2. ロック
2.2.5. クロック・フィードバック・モード x
2.2.5.1. 直接補償モード 2.2.5.2. クロック補償モード 2.2.5.3. ソース・シンクロナス・モード 2.2.5.4. クロック補償モード 2.2.5.5. ゼロ遅延バッファー・モード 2.2.5.6. 外部フィードバック・モード
2.2.10. クロック・スイッチオーバー x
2.2.10.1. 自動スイッチオーバー 2.2.10.2. マニュアル・オーバライドの自動スイッチオーバー 2.2.10.3. マニュアル・クロック・スイッチオーバー
2.2.12. PLLキャリブレーション x
2.2.12.1. パワーアップ・キャリブレーション 2.2.12.2. ユーザー・キャリブレーション
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項 x
3.1. ガイドライン：クロック・スイッチオーバー 3.2. fPLL IPコアの制約 3.3. ガイドライン：PLLのリセット 3.4. ガイドライン：コンフィグレーションの制約 3.5. ガイドライン：タイミング・クロージャー 3.6. ガイドライン：I/O PLLのリコンフィグレーション
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド x
4.1. Stratix® 10 クロック制御 IP コア 4.2. Intel® FPGA IOPLL IP コア 4.3. Intel® FPGA IOPLL Reconfig IP コア
4.2. Intel® FPGA IOPLL IP コア x
4.2.1. .mifファイルの生成 4.2.2. Intel® FPGA IOPLL IPによるPLLダイナミック位相シフトの実装 4.2.3. デザイン例
4.2.1. .mifファイルの生成 x
4.2.1.1. 新しい.mifファイルの生成 4.2.1.2. 既存の.mifファイルへのコンフィグレーションの追加
4.2.2. Intel® FPGA IOPLL IPによるPLLダイナミック位相シフトの実装 x
4.2.2.1. I/O PLLダイナミック位相シフト動作
4.2.3. デザイン例 x
4.2.3.1. デザイン例2：ALTPLLメガファンクションによるダイナミック位相シフト
4.3. Intel® FPGA IOPLL Reconfig IP コア x
4.3.1. Intel® FPGA IOPLL Reconfig IPコアのI/O PLLリコンフィグレーションの実装 4.3.2. デザイン例
4.3.1. Intel® FPGA IOPLL Reconfig IPコアのI/O PLLリコンフィグレーションの実装 x
4.3.1.1. Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコア間の接続 4.3.1.2. Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコアの接続 4.3.1.3. Intel® FPGA IOPLL Reconfig IPコアのリコンフィグレーション・モード
4.3.1.3. Intel® FPGA IOPLL Reconfig IPコアのリコンフィグレーション・モード x
4.3.1.3.1. .mifストリーミング・リコンフィグレーション 4.3.1.3.2. .mifを使用したリキャリブレーション 4.3.1.3.3. クロック・ゲーティングのリコンフィグレーション 4.3.1.3.4. ダイナミック位相シフト波形
4.3.2. デザイン例 x
4.3.2.1. デザイン例1：.mifを使用したスト​​リーミングのリコンフィグレーション Intel® FPGA IOPLL Reconfig IPコア 4.3.2.2. デザイン例2：クロック・ゲーティングのリコンフィグレーション Intel® FPGA IOPLL Reconfig IPコア 4.3.2.3. デザイン例3：ALTPLLメガファンクションによるダイナミック位相シフト
5. Stratix® 10 クロック制御 IP コアのリファレンス x
5.1. Stratix® 10 クロック制御パラメーター 5.2. Stratix® 10 クロック制御ポートおよび信号
6. Intel® FPGA IOPLL IP コアの参考資料 x
6.1. Intel® FPGA IOPLLパラメーター 6.2. Intel® FPGA IOPLLポートおよび信号 6.3. Intel® FPGA IOPLL IPコアの-Mのインターフェイス・ポート
6.1. Intel® FPGA IOPLLパラメーター x
6.1.1. Intel® FPGA IOPLL パラメーター : PLLのタブ 6.1.2. Intel® FPGA IOPLL パラメーター : 設定のタブ 6.1.3. Intel® FPGA IOPLL パラメーター : カスケードのタブ 6.1.4. Intel® FPGA IOPLLパラメーター : ダイナミック・リコンフィグレーションタブのタブ 6.1.5. Intel® FPGA IOPLL パラメーター : 高度なパラメーターのタブ
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス x
7.1. Intel® FPGA IOPLL Reconfig IPコアの Avalon® -Mのインターフェイス・ポート 7.2. アドレスバスとデータバスの設定
7.2. アドレスバスとデータバスの設定 x
7.2.1. クロック・ゲーティングのリコンフィグレーションのための出力クロックと対応するデータビットの設定 7.2.2. Intel® FPGA IOPLL Reconfig IPコアのダイナミック位相シフトのためのデータバス設定
1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴

A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴

日付 バージョン 変更内容
2017年12月 2017.12.07
  • クロック・セクタ内の専用クロック・リソースの図を更新。
  • プログラマブル・クロック・ルーティングのセクションを更新。
  • インテル® Stratix 10® クロック入力ピンのリソース の表を更新。
    • インテル® Stratix 10® TXおよびMXデバイスのリソース.を追加。
    • 次のデバイスのリソースを更新。
      • GX 1650
      • GX 2100
      • SX 1650
      • SX 2100
      • GX 2500
      • GX 2800
      • SX 2500
      • SX 2800
  • インテル® Stratix 10® プログラマブル・クロックのルーティング・リソースの表でのコア信号を追加。
  • インテル® Stratix 10® クロック・ネットワークの図でのクロック・ゲーティングおよびクロック・ディバイダ―を更新。
  • ルート・クロック・ゲート のセクションにリンクと更新された説明を追加。
  • セクター・クロック・ゲート のセクションにリンクと更新された説明を追加。
  • クロック・ゲーティング・タイミングの図を更新。
  • 1–2ページの「ハードウェア」 の項を更新。
  • インテル® Stratix 10® デバイスでのPLL機能の表を更新。
    • I/O PLLのCカウンターの分周係数を更新。
    • ノートを位相シフト分解能に更新し、fPLLの位相シフト分解能を更新。
  • リセットのセクションを更新。
    • I/O PLLをリセットする条件についてのノートを更新。
    • fPLLリセット信号（pll_powerdown）の説明を削除。
  • 次のセクションの説明を更新。
    • クロック・フィードバック・モード
    • 直接補正モード
    • ソース同期補償モード
    • 通常の補償モード
  • PLLカス―ディングのセクションの説明を更新しました。を更新。
  • 自動クロック切り替えモードの要件を追加。
  • 手動クロック切り替えのセクションでの説明が更新されました。を更新。
  • ガイドライン：コンフィグレーションの制約のセクションで.mifストリーミングを使用してPLLリコンフィギュレーションに関するガイドラインを削除。
  • Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコア用のデザイン例を追加。
  • インテル® Quartus® Primeソフトウェアで Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコアの間の接続 のポート名を更新。
  • 次のセクションでreconfig_from_pll[9..0]をreconfig_from_pll[10..0]に更新。
    • インテル® Quartus® Primeソフトウェアでの Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコアの接続性
  • Intel® FPGA IOPLL Reconfig IPコア・リコンフィグレーション・モードの表にノートを追加。
  • インテル® Stratix 10® デバイス用のStratix® 10 クロック制御 IP コア・パラメーターの表.を更新。
    • Ensure glitch free clock switchoverの説明を更新。
  • インテル® Stratix 10® デバイス用の Intel® FPGA IOPLLポート表でのextswitch説明を更新。
  • Intel® FPGA IOPLL IPコアでのダイナミック位相シフト表でのupdn説明を更新。
  • 次の用語を更新。
    • Logic LockをLogicLock Plusに変更
    • TimeQuest Timing Analyzer をタイミング解析 に変更
  • 次のIP名を更新。
    • Altera IOPLLを Intel® FPGA IOPLL に変更
    • Altera IOPLL Reconfigを Intel® FPGA IOPLL Reconfig に変更
    • Altera In-System Sources & ProbeをIn-System Sources and Probes に変更
2017年5月 2017.05.26
  • 次のセクションを更新。
    • Clock Sector
    • Programmable Clock Routing
    • Internal Logic
    • Zero-Delay Buffer Mode
    • External Feedback Mode
    • User Calibration
  • ノーマルおよびソース同期補正モードのデフォルト・フィードバック・モードを更新。
  • クロック乗算および除算セクションのポスト・スケール・カウンターのLのスケール係数を更新。
  • 次のセクションで、fPLLの最小位相シフト・インクリメントを更新。
    • Programmable Phase Shift
    • PLL Reconfiguration and Dynamic Phase Shift
  • CLKUSR.をOSC_CLK_1に 削除
  • Intel® FPGA IOPLL IPコアを更新。
  • インテル® Stratix 10® クロッキングとPLLデザインの考慮事項の章を追加。
  • Intel® FPGA IOPLL Reconfig IP コアを追加
2016年10月 2016.10.31 初版。
レベル 2 の表題