Intel® Stratix® 10のクロッキングおよびPLLユーザーガイド

ID 683195
日付 12/07/2017
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ドキュメント目次

2.1.4.1.2. セクター・クロックのゲート

デバイスの各セクターには32個のSCLKがあります。各SCLKには、クロックゲートとバイパス可能なクロック・ゲート・パスがあります。 SCLKゲートは、コアロジックからのクロックイネーブル入力によって制御されます。 インテル® Quartus® Primeソフトウェアはセクター内の32個のSCLKに最大8個の固有クロックイネーブル信号をルーティングできます。

出力クロック信号( outclk )にグリッチのないゲーティングを提供するために、Intelはネガティブラッチ付きのクロックゲートを使用することを推奨します。クロックゲートは、入力クロック信号(inclk)の次の立ち上がりエッジでイネーブル信号(clkena)をキャプチャします。 次のタイミング図は、inclkclkenaに対するoutclkの関係を示しています。

図 6. クロック・ゲーティングのタイミング図

セクター内のSCLKネットワークに入るクロック信号は、そのセクター内のコアロジックにしか到達できません。デザインでSCLKゲートをインスタンス化すると、 インテル® Quartus® PrimeソフトウェアはSCLKゲートを自動的に複製し、クロック信号がルーティングされるすべてのセクターにクロックゲートを作成します。

SCLKゲートは、高周波クロック用のサイクル固有のクロック・ゲーティングに適しています。 SCLKゲートへのイネーブル・パスのタイミングは、 インテル® Quartus® Primeソフトウェアにより分析されます。