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1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
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2.1.4.1.3. I/O PLLクロック・ゲート
インテル® Stratix 10® I/O PLLのそれぞれの出力カウンターは動的にゲート制御できます。これは、ルート・クロック・ゲートが9個の出力カウンターのうちの1つだけをゲートすることができるため、ルート・クロック・ゲートの有用な代替手段を提供します。
ただし、I/O PLLクロック・ゲートはサイクル固有ではありません。 I/O PLLクロック・ゲートを使用する場合、クロック・ゲートのアサーションまたはデアサートとクロック信号の対応する変更との間に数クロック・サイクルの遅延が予想されます。イネーブル信号が出力クロックのクロックドメインに同期されなければならないため、遅延サイクルの数は非確定的です。これによりグリッチのないゲートが保証されます。