Intel® Stratix® 10のクロッキングおよびPLLユーザーガイド

ID 683195
日付 12/07/2017
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ドキュメント目次

4.3.1.2. Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコアの接続

デザインで Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコアを接続するには、次の手順を実行します。

  1. Intel® FPGA IOPLL Reconfig IPコアのreconfig_to_pll[29..0]バスを Intel® FPGA IOPLL IPコアのreconfig_to_pll[29..0]バスに接続します。
  2. Intel® FPGA IOPLL Reconfig IPコアのreconfig_from_pll[10..0]バスを Intel® FPGA IOPLL IPコアのreconfig_from_pll[10..0]バスに接続します。
  3. mgmt_clkポートを有効なクロックソースに接続します。
  4. mgmt_resetポート、mgmt_waitrequestポート、mgmt_readポート、mgmt_writeポート、mgmt_readdata [7..0]バス、mgmt_writedata [7..0]バス、mgmt_address [9..0]バスをユーザー制御ロジックに接続して、リードとライト動作を実行します。