Intel® Stratix® 10のクロッキングおよびPLLユーザーガイド

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ID 683195
日付 12/07/2017
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix 10® のクロッキングおよびPLLの概要 2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能 3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項 4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド 5. Stratix® 10 クロック制御 IP コアのリファレンス 6. Intel® FPGA IOPLL IP コアの参考資料 7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴
1. インテル® Stratix 10® のクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワーク階層 2.1.2. クロック・リソース 2.1.3. プログラマブル・クロック配線のリソース 2.1.4. クロック管理機能
2.1.1. クロック・ネットワーク階層 x
2.1.1.1. クロック・ネットワーク階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック配線
2.1.3. プログラマブル・クロック配線のリソース x
2.1.3.1. 専用クロック入力ピン 2.1.3.2. 内部ロジック 2.1.3.3. DPAクロック出力 2.1.3.4. トランシーバー・クロック出力 2.1.3.5. PLL クロック出力
2.1.4. クロック管理機能 x
2.1.4.1. クロック・ゲーティング 2.1.4.2. クロック・ディバイダー 2.1.4.3. マニュアル・クロック・スイッチオーバー
2.1.4.1. クロック・ゲーティング x
2.1.4.1.1. ルート・クロックのゲート 2.1.4.1.2. セクター・クロックのゲート 2.1.4.1.3. I/O PLLクロック・ゲート 2.1.4.1.4. LABクロックのゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLLの使用率 2.2.3. PLLのアーキテクチャ 2.2.4. PLL コントロール信号 2.2.5. クロック・フィードバック・モード 2.2.6. クロックの逓倍と分周 2.2.7. プログラマブル位相シフト 2.2.8. プログラマブル・デューティー・サイクル 2.2.9. PLLのカスケード接続 2.2.10. クロック・スイッチオーバー 2.2.11. PLLリコンフィグレーションおよびダイナミック位相シフト 2.2.12. PLLキャリブレーション
2.2.4. PLL コントロール信号 x
2.2.4.1. リセット 2.2.4.2. ロック
2.2.5. クロック・フィードバック・モード x
2.2.5.1. 直接補償モード 2.2.5.2. クロック補償モード 2.2.5.3. ソース・シンクロナス・モード 2.2.5.4. クロック補償モード 2.2.5.5. ゼロ遅延バッファー・モード 2.2.5.6. 外部フィードバック・モード
2.2.10. クロック・スイッチオーバー x
2.2.10.1. 自動スイッチオーバー 2.2.10.2. マニュアル・オーバライドの自動スイッチオーバー 2.2.10.3. マニュアル・クロック・スイッチオーバー
2.2.12. PLLキャリブレーション x
2.2.12.1. パワーアップ・キャリブレーション 2.2.12.2. ユーザー・キャリブレーション
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項 x
3.1. ガイドライン：クロック・スイッチオーバー 3.2. fPLL IPコアの制約 3.3. ガイドライン：PLLのリセット 3.4. ガイドライン：コンフィグレーションの制約 3.5. ガイドライン：タイミング・クロージャー 3.6. ガイドライン：I/O PLLのリコンフィグレーション
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド x
4.1. Stratix® 10 クロック制御 IP コア 4.2. Intel® FPGA IOPLL IP コア 4.3. Intel® FPGA IOPLL Reconfig IP コア
4.2. Intel® FPGA IOPLL IP コア x
4.2.1. .mifファイルの生成 4.2.2. Intel® FPGA IOPLL IPによるPLLダイナミック位相シフトの実装 4.2.3. デザイン例
4.2.1. .mifファイルの生成 x
4.2.1.1. 新しい.mifファイルの生成 4.2.1.2. 既存の.mifファイルへのコンフィグレーションの追加
4.2.2. Intel® FPGA IOPLL IPによるPLLダイナミック位相シフトの実装 x
4.2.2.1. I/O PLLダイナミック位相シフト動作
4.2.3. デザイン例 x
4.2.3.1. デザイン例2：ALTPLLメガファンクションによるダイナミック位相シフト
4.3. Intel® FPGA IOPLL Reconfig IP コア x
4.3.1. Intel® FPGA IOPLL Reconfig IPコアのI/O PLLリコンフィグレーションの実装 4.3.2. デザイン例
4.3.1. Intel® FPGA IOPLL Reconfig IPコアのI/O PLLリコンフィグレーションの実装 x
4.3.1.1. Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコア間の接続 4.3.1.2. Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコアの接続 4.3.1.3. Intel® FPGA IOPLL Reconfig IPコアのリコンフィグレーション・モード
4.3.1.3. Intel® FPGA IOPLL Reconfig IPコアのリコンフィグレーション・モード x
4.3.1.3.1. .mifストリーミング・リコンフィグレーション 4.3.1.3.2. .mifを使用したリキャリブレーション 4.3.1.3.3. クロック・ゲーティングのリコンフィグレーション 4.3.1.3.4. ダイナミック位相シフト波形
4.3.2. デザイン例 x
4.3.2.1. デザイン例1：.mifを使用したスト​​リーミングのリコンフィグレーション Intel® FPGA IOPLL Reconfig IPコア 4.3.2.2. デザイン例2：クロック・ゲーティングのリコンフィグレーション Intel® FPGA IOPLL Reconfig IPコア 4.3.2.3. デザイン例3：ALTPLLメガファンクションによるダイナミック位相シフト
5. Stratix® 10 クロック制御 IP コアのリファレンス x
5.1. Stratix® 10 クロック制御パラメーター 5.2. Stratix® 10 クロック制御ポートおよび信号
6. Intel® FPGA IOPLL IP コアの参考資料 x
6.1. Intel® FPGA IOPLLパラメーター 6.2. Intel® FPGA IOPLLポートおよび信号 6.3. Intel® FPGA IOPLL IPコアの-Mのインターフェイス・ポート
6.1. Intel® FPGA IOPLLパラメーター x
6.1.1. Intel® FPGA IOPLL パラメーター : PLLのタブ 6.1.2. Intel® FPGA IOPLL パラメーター : 設定のタブ 6.1.3. Intel® FPGA IOPLL パラメーター : カスケードのタブ 6.1.4. Intel® FPGA IOPLLパラメーター : ダイナミック・リコンフィグレーションタブのタブ 6.1.5. Intel® FPGA IOPLL パラメーター : 高度なパラメーターのタブ
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス x
7.1. Intel® FPGA IOPLL Reconfig IPコアの Avalon® -Mのインターフェイス・ポート 7.2. アドレスバスとデータバスの設定
7.2. アドレスバスとデータバスの設定 x
7.2.1. クロック・ゲーティングのリコンフィグレーションのための出力クロックと対応するデータビットの設定 7.2.2. Intel® FPGA IOPLL Reconfig IPコアのダイナミック位相シフトのためのデータバス設定
1. インテル® Stratix 10® のクロッキングおよびPLLの概要
2. インテル® Stratix 10® のクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Stratix 10® のクロッキングおよびPLLデザイン検討事項
4. インテル® Stratix 10® のクロッキングおよびPLL実装ガイド
5. Stratix® 10 クロック制御 IP コアのリファレンス
6. Intel® FPGA IOPLL IP コアの参考資料
7. Intel® FPGA IOPLL Reconfig IP コアのリファレンス
A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴

6.1.2. Intel® FPGA IOPLL パラメーター : 設定のタブ

表 8.   インテル® Stratix 10® デバイスの Intel® FPGA IOPLL IPコアのパラメーター ; 設定のタブ
パラメーター 選択可能な値 変更内容
PLL Bandwidth Preset Low、Medium、または High PLL帯域幅のプリセット設定を指定します。デフォルトの選択はLowです。
Lock Threshold Setting Low Lock Time、Medium Lock Time、またはHigh Lock Time

この設定は、ロック検出時のI/O PLLの感度を決定します。これは、ロックに要する時間と、 lockedが最初にアサートされたときのoutclk周波数の精度との間のトレードオフです。 I/O PLLを素早くロックする必要のあるアプリケーションでは、 Low Lock Timeが最適のオプションです。

推定されたロック時間は30 µs + a × refclk_periodであす。ここで、aはそれぞれLow Lock Time、Medium Lock Time、およびHigh Lock Timeについて100、2048、および4095です。

PLL Auto Reset 「オンにする」/「オフにする」 自動的にロックが失われるとPLLが自動的にリセットされます。
Create a second input clk ‘refclk1’ 「オンにする」/「オフにする」 オンにすると、元のリファレンスクロックで切り替えることができるバックアップクロックがPLLに付属します。
Second Reference Clock Frequency 7 — 2番目の入力クロック信号の周波数を選択します。デフォルト値は100.0 MHzです。最小値と最大値は、使用するデバイスによって異なります。
Create an 'activeclock' output to indicate the input clock being used 7 「オンにする」/「オフにする」 これをオンにすると、 activeclk出力が作成されます。 activeclk出力は、PLLが使用している入力クロックを示します。出力信号Lowはrefclkを示し、出力信号Highはrefclk1を示します 。
Create a 'clkbad' output for each input clock 7 「オンにする」/「オフにする」 オンにすると、入力クロックごとに2つのclkbad出力が作成されます。出力信号がLowの場合はクロックが動作していることを示し、出力信号がHighの場合はクロックが動作していないことを示します。
Switchover Mode 7 Automatic Switchover、 Manual Switchover、または Automatic Switchover with Manual Override

デザイン・アプリケーションのスイッチオーバー・モードを指定します。 IPでは、3つのスイッチオーバー・モードがサポートされています。

  • Automatic Switchoverモードを選択すると、PLL回路が選択した基準クロックを監視します。 1クロックが停止すると、回路は自動的に数クロックサイクルでバックアップ・クロックに切り替わり、ステータス信号clkbadおよびactiveclkを更新します。
  • Manual Switchoverモードを選択した場合、制御信号extswitchがロジックローからロジックHighに変化し、少なくとも3クロックサイクル間でHighに保持されると、入力クロックは他のクロックに切り替わります。extswitchはFPGAコアロジックまたは入力ピンから生成できます。
  • Automatic Switchover with Manual Overrideモードを選択した場合、extswitch信号がHighのときは、自動スイッチ機能が無効になります。 extswitchがHighのままである限り、さらにスイッチオーバー・アクションはブロックされます。このモードを選択するには、2つのクロックソースが動作している必要があり、2つのクロックの周波数が20％以上異なることはできません。両方のクロックが同じ周波数ではなく、その周期差が20％以内の場合、クロックロス検出ブロックはロストクロックを検出します。 PLLは、PLLクロック入力切り替え後にロックから脱落する可能性が高く、再度ロックする時間が必要です。
Switchover Delay 7 0-7 特定の量のサイクル遅延をスイッチオーバー・プロセスに追加します。
Access to PLL LVDS_CLK/LOADEN output port Disabled、Enable LVDS_CLK/LOADEN 0、またはEnable LVDS_CLK/LOADEN 0 & 1 PLL lvds_clkまたはloaden出力ポートをイネーブルするために、Enable LVDS_CLK/LOADEN 0またはEnable LVDS_CLK/LOADEN o & 1を選択します。

PLLがLVDS SERDESブロックに外部PLLを供給する場合にこのパラメーターをイネーブルします。

lvds_clk [0,1]およびloaden [0,1]ポートには、LVDSポートでIOPLL outclkポートを使用するとoutclk [0..3]が使用され、 outclk4はcoreclkポートで使用できます。

Enable access to the PLL DPA output port 「オンにする」/「オフにする」 オンにすると、PLL DPA出力ポートがイネーブルされます。
Enable access to PLL external clock output port 「オンにする」/「オフにする」 PLL外部クロック出力ポートをイネーブルします。
Specifies which outclk to be used as extclk_out[0] source C0 – C8 extclk_out [0]ソースとして使用されるoutclkポートを指定します。
Specifies which outclk to be used as extclk_out[1] source C0 – C8 extclk_out [1] sourceとして使用されるoutclkポートを指定します。
7 このパラメーターは、Create a second input clk 'refclk1’がオンの場合にのみ使用可能です。
レベル 2 の表題