Eタイル・トランシーバーPHYユーザーガイド

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ID 683723
日付 12/09/2021
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ドキュメント目次
ドキュメント目次 x
1. Eタイル・トランシーバーPHYの概要 2. トランシーバーPHYレイヤーの実装 3. Eタイル・トランシーバーPHYのアーキテクチャー 4. クロック・ネットワーク 5. PMAのキャリブレーション 6. トランシーバー・チャネルのリセット 7. ダイナミック・リコンフィグレーション 8. ダイナミック・リコンフィグレーションの例 9. レジスターマップ 10. Eタイル・トランシーバー・リンクのデバッグ A. E-Tile Channel Placement Tool B. PMA Direct PAM4 30Gbpsから57.8Gbpsの実装 C. 信号検出アルゴリズム D. ミッションモードからチャネル保護モードへのリコンフィグレーションの詳細手順 E. チャネル保護モードからミッションモードへのリコンフィグレーションの詳細手順 F. ホールド時間違反
1. Eタイル・トランシーバーPHYの概要 x
1.1. サポートされている機能 1.2. Eタイルのレイアウト ( インテル® Stratix® 10デバイスバリアント) 1.3. Eタイルのレイアウト ( インテル® Agilex™ Fシリーズ・デバイス・バリアント) 1.4. トランシーバー数 1.5. Eタイルのビルディング・ブロック 1.6. Eタイル・トランシーバーPHYの概要の改訂履歴
1.2. Eタイルのレイアウト ( インテル® Stratix® 10デバイスバリアント) x
1.2.1. インテル® Stratix® 10 TX HタイルおよびEタイルのコンフィグレーション 1.2.2. インテル® Stratix® 10 MX HタイルおよびE タイルのコンフィグレーション 1.2.3. インテル® Stratix® 10 DX PタイルおよびEタイルのコンフィグレーション
1.5. Eタイルのビルディング・ブロック x
1.5.1. GXEトランシーバー・チャネル 1.5.2. GXEチャネルの使用 1.5.3. リファレンス・クロック 1.5.4. イーサネット・ハードIP (EHIP) 1.5.5. サポートされているアプリケーション/モード 1.5.6. トランシーバー・タイル間の機能比較
2. トランシーバーPHYレイヤーの実装 x
2.1. ネイティブPHY IPコアのトランシーバーのデザインフロー 2.2. ネイティブPHY IPコアのコンフィグレーション 2.3. トランシーバーPHYレイヤーの実装の改訂履歴
2.1. ネイティブPHY IPコアのトランシーバーのデザインフロー x
2.1.1. EタイルネイティブPHY IPコア
2.2. ネイティブPHY IPコアのコンフィグレーション x
2.2.1. GeneralパラメーターとDatapathパラメーター 2.2.2. PMAパラメーター 2.2.3. Core Interfaceオプション 2.2.4. PMA Interface 2.2.5. PMA Adaptationパラメーター 2.2.6. リードソロモン順方向誤り訂正 (RS-FEC) パラメーター 2.2.7. Resetのパラメーター 2.2.8. Dynamic Reconfigurationのパラメーター 2.2.9. デスキューロジック 2.2.10. ポート情報 2.2.11. PLLモード 2.2.12. シンプレックスのサポート
2.2.2. PMAパラメーター x
2.2.2.1. TX PMAのオプション 2.2.2.2. TX PMA Pre-equalization 2.2.2.3. RX PMAのオプション 2.2.2.4. RX PMA Optional Ports
2.2.3. Core Interfaceオプション x
2.2.3.1. Core Interfaceのパラメーター 2.2.3.2. TX Clock Options 2.2.3.3. RX Clock Options 2.2.3.4. Latency Measurement Options
2.2.4. PMA Interface x
2.2.4.1. PMAインターフェイスのオプション 2.2.4.2. Gearbox 64/66
2.2.6. リードソロモン順方向誤り訂正 (RS-FEC) パラメーター x
2.2.6.1. Fibre-Channel ModeとCPRI Mode 2.2.6.2. 128 GFCモード 2.2.6.3. 25 GbE FEC Directモード 2.2.6.4. Interlakenモード
3. Eタイル・トランシーバーPHYのアーキテクチャー x
3.1. フィジカル・メディア・アタッチメント (PMA) アーキテクチャー 3.2. フィジカル・コーディング・サブレイヤー (PCS) アーキテクチャー 3.3. リードソロモン順方向誤り訂正 (RS-FEC) のアーキテクチャー 3.4. Eタイル・トランシーバーPHYのアーキテクチャーの改訂履歴
3.1. フィジカル・メディア・アタッチメント (PMA) アーキテクチャー x
3.1.1. トランスミッターPMA 3.1.2. レシーバーPMA 3.1.3. PMA調整 3.1.4. デュプレックス・アダプテーション・フロー 3.1.5. RXシンプレックス・アダプテーション・フロー 3.1.6. ダイナミック・リコンフィグレーション・アダプテーション・フロー 3.1.7. ループバック・モード 3.1.8. PMAインターフェイス 3.1.9. TX PMAボンディング 3.1.10. 未使用のトランシーバー・チャネル 3.1.11. 低電力モード (LPM)
3.1.1. トランスミッターPMA x
3.1.1.1. 高速差動トランスミッター 3.1.1.2. グレイ・エンコーダー/プリコーダー 3.1.1.3. シリアライザー 3.1.1.4. データパターンの生成
3.1.1.1. 高速差動トランスミッター x
3.1.1.1.1. 高速トランスミッター・ライン・バッファー 3.1.1.1.2. TXイコライザー
3.1.2. レシーバーPMA x
3.1.2.1. レシーバーバッファー 3.1.2.2. クロック・データ・リカバリー (CDR) ブロック 3.1.2.3. 入力サンプラー 3.1.2.4. デシリアライザー 3.1.2.5. データパターンの検証
3.1.2.1. レシーバーバッファー x
3.1.2.1.1. プログラム可能な終端モード 3.1.2.1.2. RXアダプテーション・モード
3.1.3. PMA調整 x
3.1.3.1. PMA調整の目的 3.1.3.2. PMA起動フロー 3.1.3.3. PMA調整ガイドライン 3.1.3.4. PMA調整の一般的なガイドライン
3.1.7. ループバック・モード x
3.1.7.1. 内部シリアル・ループバック・パス 3.1.7.2. リバース・パラレル・ループバック・パス
3.1.9. TX PMAボンディング x
3.1.9.1. トランシーバー・インターフェイスのデスキューロジック 3.1.9.2. 専用平衡型PLLリファレンス・クロック・ツリー
3.1.10. 未使用のトランシーバー・チャネル x
3.1.10.1. 使用中のタイル内の未使用トランシーバー・チャネル 3.1.10.2. 完全に未使用のタイル内にある未使用のトランシーバー・チャネル 3.1.10.3. 高速PAM4モードの未使用のトランシーバー・チャネル 3.1.10.4. ミッションモードからチャネル保護モードへのリコンフィグレーション 3.1.10.5. チャネル保護モードからミッションモードへのリコンフィグレーション
3.3. リードソロモン順方向誤り訂正 (RS-FEC) のアーキテクチャー x
3.3.1. RS-FECモード
4. クロック・ネットワーク x
4.1. リファレンス・クロック・ピン 4.2. コア・クロック・ネットワークのユースケース 4.3. クロック・ネットワークの改訂履歴
4.1. リファレンス・クロック・ピン x
4.1.1. リファレンス・クロック・ピンのQSF割り当て 4.1.2. リファレンス・クロックのダイナミック・リコンフィグレーション
4.2. コア・クロック・ネットワークのユースケース x
4.2.1. PMA Directチャネル 25Gbps x 1 (FECオン、シングルFECブロック内) 4.2.2. PMA Direct チャネル10Gbps x 1 (FECオフ) 4.2.3. PMA Directチャネル 25Gbps x 4 (FECオン、シングルFECブロック内) 4.2.4. PMA Direct 25Gbps x 4 (FECオフ) 4.2.5. PMA Direct 10.3125Gbps x 4 4.2.6. PMA Direct 100GE 25Gbps x 4 (FECオン) 4.2.7. PMA Direct 100GE PAM4 50Gbps x 2 (アグリゲートFECオン) 4.2.8. PMA Direct High Data Rate (FECオフ)
4.2.3. PMA Directチャネル 25Gbps x 4 (FECオン、シングルFECブロック内) x
4.2.3.1. マスター - スレーブ・コンフィグレーション: オプション1 4.2.3.2. マスター - スレーブ・コンフィグレーション: オプション2
5. PMAのキャリブレーション x
5.1. PMAのキャリブレーションの改訂履歴
6. トランシーバー・チャネルのリセット x
6.1. リセットが必要な場合 6.2. リセットの方法 6.3. リセットブロックのアーキテクチャー 6.4. PMAアナログリセット 6.5. ハイレベルの仕様 6.6. マスター - スレーブ・クロッキング・オプション2のリセットの詳細 6.7. インテル® Quartus® Primeインスタンス化トランシーバー・リセット・シーケンサー 6.8. ブロック図 6.9. インターフェイス 6.10. トランシーバー・チャネルのリセットの改訂履歴
6.2. リセットの方法 x
6.2.1. Eタイル・トランシーバーのディスエーブル 6.2.2. リセット・コントローラーのクロックソースを選択する
6.5. ハイレベルの仕様 x
6.5.1. 自動リセットモード 6.5.2. 手動リセットモード 6.5.3. リセット・コントローラーのバイパス
6.5.3. リセット・コントローラーのバイパス x
6.5.3.1. リセット・コントローラーのバイパスポート 6.5.3.2. リセット・コントローラーのバイパスのリセット手順
6.9. インターフェイス x
6.9.1. ネイティブPHY GUIのリセット・パラメーター 6.9.2. HDLポート/インターフェイス
7. ダイナミック・リコンフィグレーション x
7.1. チャネルブロックのダイナミック・リコンフィグレーション 7.2. ダイナミック・リコンフィグレーション最大データレートの切り替え 7.3. ダイナミック・リコンフィグレーション・インターフェイスとのインタラクション 7.4. サポートされない機能 7.5. ダイナミック・リコンフィグレーション・インターフェイスからの読み出し 7.6. ダイナミック・リコンフィグレーション・インターフェイスへの書き込み 7.7. 複数のリコンフィグレーション・プロファイル 7.8. アービトレーション 7.9. PMAダイナミック・リコンフィグレーションに関する推奨事項 7.10. ダイナミック・リコンフィグレーションの実行手順 7.11. PMA属性の詳細 7.12. 特殊なケースでのダイナミック・リコンフィグレーション・フロー 7.13. ポートとパラメーター 7.14. エンベデッド・デバッグ機能 7.15. タイミング・クロージャーに関する推奨事項 7.16. トランシーバー・レジスター・マップ 7.17. IPコンフィグレーション設定をロードする 7.18. ダイナミック・リコンフィグレーションの改訂履歴
7.7. 複数のリコンフィグレーション・プロファイル x
7.7.1. リコンフィグレーション・ファイル 7.7.2. エンベデッド・リコンフィグレーション・ストリーマー
7.7.2. エンベデッド・リコンフィグレーション・ストリーマー x
7.7.2.1. レジスター0x40140 7.7.2.2. レジスター0x40141
7.12. 特殊なケースでのダイナミック・リコンフィグレーション・フロー x
7.12.1. リファレンス・クロックの切り替え 7.12.2. PMA設定のリコンフィグレーション
7.12.1. リファレンス・クロックの切り替え x
7.12.1.1. refclk[0, 1, 2, 3, 4, 5, 6, 7] リファレンス・クロックの任意の2つのクロック間の切り替え、または refclk[0, 2, 3, 4, 5, 6, 7, 8] のリファレンス・クロック周波数の変更 7.12.1.2. refclk[0, 1, 2, 3, 4, 5, 6, 7] と refclk[8] 間の切り替え 7.12.1.3. refclk[1] リファレンス・クロック周波数の変更
7.14. エンベデッド・デバッグ機能 x
7.14.1. Native PHY Debug Master Endpoint (NPDME) 7.14.2. Optional Dynamic Reconfiguration Logic
7.14.2. Optional Dynamic Reconfiguration Logic x
7.14.2.1. ケイパビリティー・レジスター 7.14.2.2. コントロール・レジスターおよびステータスレジスター
7.17. IPコンフィグレーション設定をロードする x
7.17.1. IPコンフィグレーション設定をロードするプロセス 7.17.2. PMA属性を設定するための代替方法
8. ダイナミック・リコンフィグレーションの例 x
8.1. リセット・コントローラーを自動モードで使用したデュプレックスPMAのリコンフィグレーション 8.2. PRBS使用モデル 8.3. PMAエラー・インジェクション 8.4. PMAレシーバー・イコライゼーション・アダプテーションの使用モデル 8.5. ユーザー定義パターンの例 8.6. 減衰値 (VOD) のコンフィグレーション 8.7. ポスト・エンファシス値のコンフィグレーション 8.8. pretap1 値のコンフィグレーション 8.9. PMAドライバーのTX極性の反転 8.10. PMAドライバーのRX極性の反転 8.11. アダプティブ・エンジンによって調整可能なPMAパラメーターのコンフィグレーション 8.12. ネイティブPHY IPを使用したPMAパラメーターのコンフィグレーション 8.13. 複数のチャネルで低電力モードをイネーブルする 8.14. RXの初期化 8.15. RXイコライゼーションをリセットする 8.16. ダイナミック・リコンフィグレーションの例の改訂履歴
8.12. ネイティブPHY IPを使用したPMAパラメーターのコンフィグレーション x
8.12.1. ネイティブPHY IPを使用したPMA起動フロー 8.12.2. ネイティブPHY IP GUIの詳細 8.12.3. PMAコンフィグレーションのロード
9. レジスターマップ x
9.1. PMAレジスターマップ 9.2. PMA属性コード 9.3. PMAレジスター0x200から0x203の使用 9.4. PMA属性コード0x0005および0x0006でサポートされるデータレート比 9.5. RS-FECレジスター 9.6. レジスターマップの改訂履歴
9.1. PMAレジスターマップ x
9.1.1. PMAケイパビリティー・レジスター 9.1.2. PMAコントロール・レジスターおよびステータスレジスター 9.1.3. PMA Avalon® Memory-Mappedインターフェイス
9.2. PMA属性コード x
9.2.1. 0x0001: PMAのイネーブル/ディスエーブル 9.2.2. 0x0002: PMA PRBS設定 9.2.3. 0x0003: データ比較のセットアップと開始/停止 9.2.4. 0x0005: TXチャネル分周比 9.2.5. 0x0006: RXチャネル分周比 9.2.6. 0x0008: 内部シリアル・ループバックおよびリバース・パラレル・ループバック制御 9.2.7. 0x000A: レシーバー調整制御 9.2.8. 0x000E: RXフェーズスリップ 9.2.9. 0x0011: PMA TX/RXキャリブレーション 9.2.10. 0x0013: TX/RX極性およびグレイコードのエンコーディング 9.2.11. 0x0014: TX/RX幅モード 9.2.12. 0x0015: TXイコライゼーション 9.2.13. 0x0017: エラー・カウンター・リセット 9.2.14. 0x0018: ステータス/デバッグレジスター 9.2.15. 0x0019: ステータス/デバッグレジスターの次の書き込みフィールド 9.2.16. 0x001A: ステータス/デバッグレジスターの次の読み出しフィールド 9.2.17. 0x001B: TXエラー・インジェクション信号 9.2.18. 0x001C: 着信RXデータキャプチャ 9.2.19. 0x001E: エラー・カウント・ステータス 9.2.20. 0x0020: 電気的アイドル検出器 9.2.21. 0x002B: RX終端とTXドライバーのトライステート動作 9.2.22. 0x0030: PMA多重化クロックスワップ 9.2.23. 0x0126: レシーバー調整パラメーターの読み出し 9.2.24. 属性を使用したPMAアナログ・パラメーターの読み出しと書き込み
9.2.24. 属性を使用したPMAアナログ・パラメーターの読み出しと書き込み x
9.2.24.1. PMAアナログ・パラメーターの読み出し 9.2.24.2. PMAアナログ・パラメーターの更新 9.2.24.3. パラメーターをレシーバーにロードする 9.2.24.4. パラメーター値の固定 9.2.24.5. NRZ/PAM4のアイの高さの読み出し 9.2.24.6. 電気的アイドル検出器のフィルタリングのイネーブルとディスエーブル、および電気的アイドル検出器ステータスの読み出し 9.2.24.7. 初期アダプテーションのエフォートレベル
9.3. PMAレジスター0x200から0x203の使用 x
9.3.1. PMAアナログリセット 9.3.2. PRBS モードと内部シリアル・ループバックを設定する 9.3.3. アダプテーションを開始し、PMAをミッションモードにする 9.3.4. 物理チャネル番号を読み出す 9.3.5. PMAアダプテーション・ステータスを確認する 9.3.6. PMAコンフィグレーションをロードする
9.5. RS-FECレジスター x
9.5.1. rsfec_top_clk_cfg 9.5.2. rsfec_top_tx_cfg 9.5.3. rsfec_top_rx_cfg 9.5.4. tx_aib_dsk_conf 9.5.5. rsfec_core_cfg 9.5.6. rsfec_lane_cfg 9.5.7. tx_aib_dsk_status 9.5.8. rsfec_debug_cfg 9.5.9. rsfec_lane_tx_stat 9.5.10. rsfec_lane_tx_hold 9.5.11. rsfec_lane_tx_inten 9.5.12. rsfec_lane_rx_stat 9.5.13. rsfec_lane_rx_hold 9.5.14. rsfec_lane_rx_inten 9.5.15. rsfec_lanes_rx_stat 9.5.16. rsfec_lanes_rx_hold 9.5.17. rsfec_lanes_rx_inten 9.5.18. rsfec_ln_mapping_rx 9.5.19. rsfec_ln_skew_rx 9.5.20. rsfec_cw_pos_rx 9.5.21. rsfec_core_ecc_hold 9.5.22. rsfec_err_inj_tx 9.5.23. rsfec_err_val_tx 9.5.24. rsfec_corr_cw_cnt (Low) 9.5.25. rsfec_corr_cw_cnt (High) 9.5.26. rsfec_uncorr_cw_cnt (Low) 9.5.27. rsfec_uncorr_cw_cnt (High) 9.5.28. rsfec_corr_syms_cnt (Low) 9.5.29. rsfec_corr_cw_cnt (High) 9.5.30. rsfec_corr_0s_cnt (Low) 9.5.31. rsfec_corr_0s_cnt (High) 9.5.32. rsfec_corr_1s_cnt (Low) 9.5.33. rsfec_corr_1s_cnt (High)
10. Eタイル・トランシーバー・リンクのデバッグ x
10.1. E-Tile Transceiver Toolkitの概要 10.2. Eタイル・トランシーバー・デバッグ・フローの説明 10.3. デザインを変更してトランシーバーのデバッグを可能にする 10.4. インテルFPGAにデザインをプログラムする 10.5. E-Tile Transceiver Toolkitにデザインをロードする 10.6. Eタイル・ハードウェア接続を検証する 10.7. トランシーバーのテストを実行する 10.8. PMAアナログ設定を制御する 10.9. Eタイル・トランシーバー・リンクのデバッグの改訂履歴
10.3. デザインを変更してトランシーバーのデバッグを可能にする x
10.3.1. パラメーター・エディターにおけるEタイル・トランシーバーIPのデバッグ・パラメーター 10.3.2. パラメーター・エディターでの インテル® Stratix® 10 Eタイル・トランシーバー・ネイティブPHY IPデバッグ・パラメーター 10.3.3. Eタイル・トランシーバーIPのインスタンス化とパラメーター化
10.7. トランシーバーのテストを実行する x
10.7.1. BERテストの実行 10.7.2. リンク最適化テスト 10.7.3. Eye Viewerテストの実行
A. E-Tile Channel Placement Tool x
A.1. E-Tile Channel Placement Toolの改訂履歴
B. PMA Direct PAM4 30Gbpsから57.8Gbpsの実装 x
B.1. ビルディング・ブロックおよび考慮事項 B.2. 新しい インテル® Quartus® Primeプロ・エディション・デザインの開始 B.3. コンフィグレーション・クロック・ソースの選択 B.4. トランシーバー・ネイティブPHY IPのインスタンス化 B.5. In-System Sources and Probes Intel FPGA IPのインスタンス化 B.6. トップレベルの接続の作成 B.7. ピンの割り当て B.8. ボードの起動 B.9. デバッグツール B.10. PMA Direct PAM4 30Gbpsから57.8Gbps実装の改訂履歴
B.9. デバッグツール x
B.9.1. トランシーバー信号の監視
C. 信号検出アルゴリズム x
C.1. 信号検出アルゴリズムの改訂履歴
D. ミッションモードからチャネル保護モードへのリコンフィグレーションの詳細手順 x
D.1. ミッションモードからチャネル保護モードへのリコンフィグレーションの詳細手順の改訂履歴
E. チャネル保護モードからミッションモードへのリコンフィグレーションの詳細手順 x
E.1. チャネル保護モードからミッションモードへのリコンフィグレーションの詳細手順の改訂履歴
F. ホールド時間違反 x
F.1. ホールドタイミング違反の改訂履歴
1. Eタイル・トランシーバーPHYの概要
2. トランシーバーPHYレイヤーの実装
3. Eタイル・トランシーバーPHYのアーキテクチャー
4. クロック・ネットワーク
5. PMAのキャリブレーション
6. トランシーバー・チャネルのリセット
7. ダイナミック・リコンフィグレーション
8. ダイナミック・リコンフィグレーションの例
9. レジスターマップ
10. Eタイル・トランシーバー・リンクのデバッグ
A. E-Tile Channel Placement Tool
B. PMA Direct PAM4 30Gbpsから57.8Gbpsの実装
C. 信号検出アルゴリズム
D. ミッションモードからチャネル保護モードへのリコンフィグレーションの詳細手順
E. チャネル保護モードからミッションモードへのリコンフィグレーションの詳細手順
F. ホールド時間違反

9.5. RS-FECレジスター

RS-FECレジスター読み出し間の遅延は、少なくとも 10 μsにする必要があります。レジスター書き込みにはそのような要件はありません。その結果、RS-FECレジスターへの連続書き込みが可能になります。

レジスターのアドレスが0x100より大きい場合、そのレジスターを確実に読み出すには、RS-FECに有効なクロックがあることを確認してください。

EタイルネイティブPHY IPコアのRS-FECブロックのリコンフィグレーションとステータスの監視は、専用の Avalon® メモリーマップド・インターフェイスによって行われます。このインターフェイスによって、RS-FECブロックに関連付けられたコントロール・レジスターおよびステータスレジスターを読み書します。チャネル Avalon® メモリーマップド・インターフェイスと呼ばれる別の Avalon® メモリーマップド・インターフェイスによって、EタイルネイティブPHY IPコア内の他のブロックに関連付けられたコントロール・レジスターおよびステータスレジスターを読み書きします。

RS-FEC用の Avalon® メモリーマップド・インターフェイスを構成している8つのインターフェイス・ポートは、ネイティブPHY IPコアのトップレベルで公開されます。

表 83.  RS-FEC Avalon® Memory-Mappedインターフェイス・ポート
ポート名 入力/出力   クロックドメイン 幅
reconfig_rsfec_clk 入力 ワイヤー 該当なし  
reconfig_rsfec_reset 入力 ワイヤー reconfig_rsfec_clk  
reconfig_rsfec_write 入力 ワイヤー reconfig_rsfec_clk  
reconfig_rsfec_read 入力 ワイヤー reconfig_rsfec_clk  
reconfig_rsfec_address 入力 ワイヤー reconfig_rsfec_clk [10:0]
reconfig_rsfec_writedata 入力 ワイヤー reconfig_rsfec_clk [7:0]
reconfig_rsfec_readdata 出力 ワイヤー reconfig_rsfec_clk [7:0]
reconfig_rsfec_waitrequest 出力 ワイヤー reconfig_rsfec_clk  

reconfig_rsfec_clk 入力は、100から125MHzのクロックで駆動する必要があります。この入力には、チャネル Avalon® メモリーマップド・インターフェイスと同じクロックを使用できます。

reconfig_rsfec_reset 入力は、デバイスがユーザーモードに入った後、リコンフィグレーション・クロックの少なくとも1クロックサイクルの間、アサートする必要があります。リセットIPを使用して、このリセット信号を供給します。

reconfig_rsfec_write と econfig_rsfec_read 入力を使用して、読み出しまたは書き込み動作の必要性の有無を Avalon® メモリーマップド・インターフェイスに対して示します。reconfig_rsfec_address 入力は、読み出しと書き込みの両方の動作に使用して、現在の Avalon® Memory-Mappedインターフェイスのアクセス動作中にターゲットになっているレジスターアドレスを示します。

reconfig_rsfec_writedata および reconfig_rsfec_readdata には、11ビット reconfig_rsfec_address 入力で設定されたレジスターアドレスに書き込まれるデータ、またはそのアドレスから読み出されたデータが含まれます。

reconfig_rsfec_writedata および reconfig_rsfec_readdata ポートは8ビット幅です。RS-FECレジスターは、ハードウェアでは32ビット幅ですが、4バイト・インクリメントのアドレス指定を使用します。そのため、32ビットレジスターのアドレス指定は、連続するバイトアドレスを持つ4つの8ビットレジスターとしてできます。

例えば、レジスター0x04 (レジスターアドレス0x04は32ビットのレジスターアドレスと見なされます) の最下位バイト (最下位オーダーバイト) にアクセスするには、アドレス0x04から8ビットを読み出すか、アドレス0x04に8ビットを書き込みます。同じ32ビットレジスターの次の最上位バイトを取得するには、アドレス0x05から8ビットを読み出すか、アドレス0x05に8ビットを書き込みます。その他のレジスターを取得するには、アドレス0x06と0x07を使用します。次の32ビットレジスターのアドレスは0x08です。つまり、32ビットのレジスターアドレスは、レジスターごとに4バイトずつ増加します。

このように、レジスターのアドレス指定、読み出し、および書き込みが行われるのは一度に1バイトずつです。これは、 Avalon® メモリーマップド・インターフェイスのハードウェア実装と一致します。

reconfig_rsfec_waitrequest 出力のアサートが発生するのは、 Avalon® メモリーマップド・インターフェイスが Avalon® Memory-Mappedインターフェイスの動作への対応でビジー状態になったときです。また、デアサートが発生するのは、 Avalon® Memory-Mappedインターフェイスが次の動作に対応できるようになったときです。

表 84.  RS-FECレジスター
アドレス 名前 説明 リセット
0x04 rsfec_top_clk_cfg RS-FECクロック・コンフィグレーション・レジスター 0x0000 0F00
0x10 rsfec_top_tx_cfg RS-FEC TXコンフィグレーション・レジスター 0x0000 0000
0x14 rsfec_top_rx_cfg RS-FEC RXコンフィグレーション・レジスター 0x0000 0000
0x20 tx_aib_dsk_conf TXデスキューのコンフィグレーション・フィールドを定義 0x0000 0000
0x30 rsfec_core_cfg RS-FECコアのコンフィグレーション 0x0000 0000
0x40 rsfec_lane_cfg_0 レーンごとのRS-FECのコンフィグレーション 0x0000 0000
0x44 rsfec_lane_cfg_1
0x48 rsfec_lane_cfg_2
0x4C rsfec_lane_cfg_3
0x104 tx_aib_dsk_status TXデスキューのステータスフィールド 0x0000 0000
0x108 rsfec_debug_cfg fec_clockの追加のコンフィグレーション/デバッグ 0x0000 0000
0x120 rsfec_lane_tx_stat_0 レーンごとのRS-FECのTXステータス 0x0000 0000
0x124 rsfec_lane_tx_stat_1
0x128 rsfec_lane_tx_stat_2
0x12C rsfec_lane_tx_stat_3
0x130 rsfec_lane_tx_hold_0 レーンごとのRS-FECのTXステータスのホールド 0x0000 0000
0x134 rsfec_lane_tx_hold_1
0x138 rsfec_lane_tx_hold_2
0x13C rsfec_lane_tx_hold_3
0x140 rsfec_lane_tx_inten_0 レーンごとのRS-FEC TXステータスのホールド割り込み: 1に設定すると、rsfec_lane_txレーン割り込みがイネーブルされます。 0x0000 0000
0x144 rsfec_lane_tx_inten_1
0x148 rsfec_lane_tx_inten_2
0x14C rsfec_lane_tx_inten_3
0x150 rsfec_lane_rx_stat_0 レーンごとのRS-FECのRXステータス 0x0000 0000
0x154 rsfec_lane_rx_stat_1
0x158 rsfec_lane_rx_stat_2
0x15C rsfec_lane_rx_stat_3
0x160 rsfec_lane_rx_hold_0 レーンごとのRS-FECのRXステータスのホールド 0x0000 0000
0x164 rsfec_lane_rx_hold_1
0x168 rsfec_lane_rx_hold_2
0x16C rsfec_lane_rx_hold_3
0x170 rsfec_lane_rx_inten_0 レーンごとのRS-FEC RXステータスのホールド割り込み: 1に設定すると、rsfec_lane_rxレーン割り込みがイネーブルされます。 0x0000 0000
0x174 rsfec_lane_rx_inten_1
0x178 rsfec_lane_rx_inten_2
0x17C rsfec_lane_rx_inten_3
0x180 rsfec_lanes_rx_stat RS-FEC結合レーンのRXステータス 0x0000 0000
0x188 rsfec_lanes_rx_hold RS-FEC結合レーンのRXホールドステータス 0x0000 0000
0x18C rsfec_lanes_rx_inten RS-FEC結合レーンごとのRX割り込みイネーブル: 1に設定すると、rsfec_lanes RX割り込みがイネーブルされます。 0x0000 0000
0x1A0 rsfec_ln_mapping_rx_0 RS-FEC FECレーンマッピング 0x0000 0000
0x1A4 rsfec_ln_mapping_rx_1
0x1A8 rsfec_ln_mapping_rx_2
0x1AC rsfec_ln_mapping_rx_3
0x1B0 rsfec_ln_skew_rx_0 RS-FECレーンスキュー 0x0000 0000
0x1B4 rsfec_ln_skew_rx_1
0x1B8 rsfec_ln_skew_rx_2
0x1BC rsfec_ln_skew_rx_3
0x1C0 rsfec_cw_pos_rx_0 RXのRS-FECコードワードのビット位置 0x0000 0000
0x1C4 rsfec_cw_pos_rx_1
0x1C8 rsfec_cw_pos_rx_2
0x1CC rsfec_cw_pos_rx_3
0x1D0 rsfec_core_ecc_hold RS-FEC SRAM ECCステータスホールド 0x0000 0000
0x1E0 rsfec_err_inj_tx_0 RS-FECエラー・インジェクション・モード 0x0000 0000
0x1E4 rsfec_err_inj_tx_1
0x1E8 rsfec_err_inj_tx_2
0x1EC rsfec_err_inj_tx_3
0x1F0 rsfec_err_val_tx_0 レーンごとのRS-FECのエラー・インジェクション・ステータス 0x0000 0000
0x1F4 rsfec_err_val_tx_1
0x1F8 rsfec_err_val_tx_2
0x1FC rsfec_err_val_tx_3
0x200 rsfec_corr_cw_cnt_0_lo 訂正されたエラーのあるRS-FECのFECコードワードの数 (下位ワード: ビット31 ～ 0) 0x0000 0000
0x208 rsfec_corr_cw_cnt_1_lo
0x210 rsfec_corr_cw_cnt_2_lo
0x218 rsfec_corr_cw_cnt_3_lo
0x204 rsfec_corr_cw_cnt_0_hi 訂正されたエラーのあるRS-FECのFECコードワードの数 (上位ワード: ビット63 ～ 32) 0x0000 0000
0x20C rsfec_corr_cw_cnt_1_hi
0x214 rsfec_corr_cw_cnt_2_hi
0x21C rsfec_corr_cw_cnt_3_hi
0x220 rsfec_uncorr_cw_cnt_0_lo エラー数が多すぎるために訂正できなかったエラーのあるRS-FECのFECコードワードの数 (下位ワード: ビット31 ～ 0) 0x0000 0000
0x228 rsfec_uncorr_cw_cnt_1_lo
0x230 rsfec_uncorr_cw_cnt_2_lo
0x238 rsfec_uncorr_cw_cnt_3_lo
0x224 rsfec_uncorr_cw_cnt_0_hi エラー数が多すぎるために訂正できなかったエラーのあるRS-FECのFECコードワードの数 (上位ワード: ビット63 ～ 32) 0x0000 0000
0x22C rsfec_uncorr_cw_cnt_1_hi
0x234 rsfec_uncorr_cw_cnt_2_hi
0x23C rsfec_uncorr_cw_cnt_3_hi
0x240 rsfec_corr_syms_cnt_0_lo レーンに対して訂正されたRS-FECの10bシンボルの数 (下位ワード: ビット31 ～ 0) 0x0000 0000
0x248 rsfec_corr_syms_cnt_1_lo
0x250 rsfec_corr_syms_cnt_2_lo
0x258 rsfec_corr_syms_cnt_3_lo
0x244 rsfec_corr_syms_cnt_0_hi レーンに対して訂正されたRS-FECの10bシンボルの数 (上位ワード: ビット63 ～ 32) 0x0000 0000
0x24C rsfec_corr_syms_cnt_1_hi
0x254 rsfec_corr_syms_cnt_2_hi
0x25C rsfec_corr_syms_cnt_3_hi
0x260 rsfec_corr_0s_cnt_0_lo レーンに対して0から1に訂正されたRS-FECのビット数 (下位ワード: ビット31 ～ 0) 0x0000 0000
0x268 rsfec_corr_0s_cnt_1_lo
0x270 rsfec_corr_0s_cnt_2_lo
0x278 rsfec_corr_0s_cnt_3_lo
0x264 rsfec_corr_0s_cnt_0_hi レーンに対して0から1に訂正されたRS-FECのビット数 (上位ワード: ビット63 ～ 32) 0x0000 0000
0x26C rsfec_corr_0s_cnt_1_hi
0x274 rsfec_corr_0s_cnt_2_hi
0x27C rsfec_corr_0s_cnt_3_hi
0x280 rsfec_corr_1s_cnt_0_lo レーンに対して1から0に訂正されたRS-FECのビット数 (下位ワード: ビット31 ～ 0) 0x0000 0000
0x288 rsfec_corr_1s_cnt_1_lo
0x290 rsfec_corr_1s_cnt_2_lo
0x298 rsfec_corr_1s_cnt_3_lo
0x284 rsfec_corr_1s_cnt_0_hi レーンに対して1から0に訂正されたRS-FECのビット数 (上位ワード: ビット63 ～ 32) 0x0000 0000
0x28C rsfec_corr_1s_cnt_1_hi
0x294 rsfec_corr_1s_cnt_2_hi
0x29C rsfec_corr_1s_cnt_3_hi

すべての統計レジスターは64ビットです。32ビットの読み出しを2回行ってください。インテルでは、オフセットアドレス0x108の shadow_req[3:0] をイネーブルすることをお勧めします。rsfec_debug_cfg のセクションの説明を参照してください。これは、統計レジスターの読み出し前に行い、読み出し後にディスエーブルします。


セクションの内容
rsfec_top_clk_cfg
rsfec_top_tx_cfg
rsfec_top_rx_cfg
tx_aib_dsk_conf
rsfec_core_cfg
rsfec_lane_cfg
tx_aib_dsk_status
rsfec_debug_cfg
rsfec_lane_tx_stat
rsfec_lane_tx_hold
rsfec_lane_tx_inten
rsfec_lane_rx_stat
rsfec_lane_rx_hold
rsfec_lane_rx_inten
rsfec_lanes_rx_stat
rsfec_lanes_rx_hold
rsfec_lanes_rx_inten
rsfec_ln_mapping_rx
rsfec_ln_skew_rx
rsfec_cw_pos_rx
rsfec_core_ecc_hold
rsfec_err_inj_tx
rsfec_err_val_tx
rsfec_corr_cw_cnt (Low)
rsfec_corr_cw_cnt (High)
rsfec_uncorr_cw_cnt (Low)
rsfec_uncorr_cw_cnt (High)
rsfec_corr_syms_cnt (Low)
rsfec_corr_cw_cnt (High)
rsfec_corr_0s_cnt (Low)
rsfec_corr_0s_cnt (High)
rsfec_corr_1s_cnt (Low)
rsfec_corr_1s_cnt (High)

関連情報
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