Eタイル・トランシーバーPHYユーザーガイド

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ID 683723
日付 12/09/2021
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ドキュメント目次
ドキュメント目次 x
1. Eタイル・トランシーバーPHYの概要 2. トランシーバーPHYレイヤーの実装 3. Eタイル・トランシーバーPHYのアーキテクチャー 4. クロック・ネットワーク 5. PMAのキャリブレーション 6. トランシーバー・チャネルのリセット 7. ダイナミック・リコンフィグレーション 8. ダイナミック・リコンフィグレーションの例 9. レジスターマップ 10. Eタイル・トランシーバー・リンクのデバッグ A. E-Tile Channel Placement Tool B. PMA Direct PAM4 30Gbpsから57.8Gbpsの実装 C. 信号検出アルゴリズム D. ミッションモードからチャネル保護モードへのリコンフィグレーションの詳細手順 E. チャネル保護モードからミッションモードへのリコンフィグレーションの詳細手順 F. ホールド時間違反
1. Eタイル・トランシーバーPHYの概要 x
1.1. サポートされている機能 1.2. Eタイルのレイアウト ( インテル® Stratix® 10デバイスバリアント) 1.3. Eタイルのレイアウト ( インテル® Agilex™ Fシリーズ・デバイス・バリアント) 1.4. トランシーバー数 1.5. Eタイルのビルディング・ブロック 1.6. Eタイル・トランシーバーPHYの概要の改訂履歴
1.2. Eタイルのレイアウト ( インテル® Stratix® 10デバイスバリアント) x
1.2.1. インテル® Stratix® 10 TX HタイルおよびEタイルのコンフィグレーション 1.2.2. インテル® Stratix® 10 MX HタイルおよびE タイルのコンフィグレーション 1.2.3. インテル® Stratix® 10 DX PタイルおよびEタイルのコンフィグレーション
1.5. Eタイルのビルディング・ブロック x
1.5.1. GXEトランシーバー・チャネル 1.5.2. GXEチャネルの使用 1.5.3. リファレンス・クロック 1.5.4. イーサネット・ハードIP (EHIP) 1.5.5. サポートされているアプリケーション/モード 1.5.6. トランシーバー・タイル間の機能比較
2. トランシーバーPHYレイヤーの実装 x
2.1. ネイティブPHY IPコアのトランシーバーのデザインフロー 2.2. ネイティブPHY IPコアのコンフィグレーション 2.3. トランシーバーPHYレイヤーの実装の改訂履歴
2.1. ネイティブPHY IPコアのトランシーバーのデザインフロー x
2.1.1. EタイルネイティブPHY IPコア
2.2. ネイティブPHY IPコアのコンフィグレーション x
2.2.1. GeneralパラメーターとDatapathパラメーター 2.2.2. PMAパラメーター 2.2.3. Core Interfaceオプション 2.2.4. PMA Interface 2.2.5. PMA Adaptationパラメーター 2.2.6. リードソロモン順方向誤り訂正 (RS-FEC) パラメーター 2.2.7. Resetのパラメーター 2.2.8. Dynamic Reconfigurationのパラメーター 2.2.9. デスキューロジック 2.2.10. ポート情報 ネイティブPHY TXおよびRXデータパスのビットマッピング 2.2.11. PLLモード 2.2.12. シンプレックスのサポート
2.2.2. PMAパラメーター x
2.2.2.1. TX PMAのオプション 2.2.2.2. TX PMA Pre-equalization 2.2.2.3. RX PMAのオプション 2.2.2.4. RX PMA Optional Ports
2.2.3. Core Interfaceオプション x
2.2.3.1. Core Interfaceのパラメーター 2.2.3.2. TX Clock Options 2.2.3.3. RX Clock Options 2.2.3.4. Latency Measurement Options
2.2.4. PMA Interface x
2.2.4.1. PMAインターフェイスのオプション 2.2.4.2. Gearbox 64/66
2.2.6. リードソロモン順方向誤り訂正 (RS-FEC) パラメーター x
2.2.6.1. Fibre-Channel ModeとCPRI Mode 2.2.6.2. 128 GFCモード 2.2.6.3. 25 GbE FEC Directモード 2.2.6.4. Interlakenモード
3. Eタイル・トランシーバーPHYのアーキテクチャー x
3.1. フィジカル・メディア・アタッチメント (PMA) アーキテクチャー 3.2. フィジカル・コーディング・サブレイヤー (PCS) アーキテクチャー 3.3. リードソロモン順方向誤り訂正 (RS-FEC) のアーキテクチャー 3.4. Eタイル・トランシーバーPHYのアーキテクチャーの改訂履歴
3.1. フィジカル・メディア・アタッチメント (PMA) アーキテクチャー x
3.1.1. トランスミッターPMA 3.1.2. レシーバーPMA 3.1.3. PMA調整 3.1.4. デュプレックス・アダプテーション・フロー 3.1.5. RXシンプレックス・アダプテーション・フロー 3.1.6. ダイナミック・リコンフィグレーション・アダプテーション・フロー 3.1.7. ループバック・モード 3.1.8. PMAインターフェイス 3.1.9. TX PMAボンディング 3.1.10. 未使用のトランシーバー・チャネル 3.1.11. 低電力モード (LPM)
3.1.1. トランスミッターPMA x
3.1.1.1. 高速差動トランスミッター 3.1.1.2. グレイ・エンコーダー/プリコーダー 3.1.1.3. シリアライザー 3.1.1.4. データパターンの生成
3.1.1.1. 高速差動トランスミッター x
3.1.1.1.1. 高速トランスミッター・ライン・バッファー 3.1.1.1.2. TXイコライザー
3.1.2. レシーバーPMA x
3.1.2.1. レシーバーバッファー 3.1.2.2. クロック・データ・リカバリー (CDR) ブロック 3.1.2.3. 入力サンプラー 3.1.2.4. デシリアライザー 3.1.2.5. データパターンの検証
3.1.2.1. レシーバーバッファー x
3.1.2.1.1. プログラム可能な終端モード 3.1.2.1.2. RXアダプテーション・モード
3.1.3. PMA調整 x
3.1.3.1. PMA調整の目的 3.1.3.2. PMA起動フロー 3.1.3.3. PMA調整ガイドライン 3.1.3.4. PMA調整の一般的なガイドライン
3.1.7. ループバック・モード x
3.1.7.1. 内部シリアル・ループバック・パス 3.1.7.2. リバース・パラレル・ループバック・パス
3.1.9. TX PMAボンディング x
3.1.9.1. トランシーバー・インターフェイスのデスキューロジック 3.1.9.2. 専用平衡型PLLリファレンス・クロック・ツリー
3.1.10. 未使用のトランシーバー・チャネル x
3.1.10.1. 使用中のタイル内の未使用トランシーバー・チャネル 3.1.10.2. 完全に未使用のタイル内にある未使用のトランシーバー・チャネル 3.1.10.3. 高速PAM4モードの未使用のトランシーバー・チャネル 3.1.10.4. ミッションモードからチャネル保護モードへのリコンフィグレーション 3.1.10.5. チャネル保護モードからミッションモードへのリコンフィグレーション
3.3. リードソロモン順方向誤り訂正 (RS-FEC) のアーキテクチャー x
3.3.1. RS-FECモード
4. クロック・ネットワーク x
4.1. リファレンス・クロック・ピン 4.2. コア・クロック・ネットワークのユースケース 4.3. クロック・ネットワークの改訂履歴
4.1. リファレンス・クロック・ピン x
4.1.1. リファレンス・クロック・ピンのQSF割り当て 4.1.2. リファレンス・クロックのダイナミック・リコンフィグレーション
4.2. コア・クロック・ネットワークのユースケース x
4.2.1. PMA Directチャネル 25Gbps x 1 (FECオン、シングルFECブロック内) 4.2.2. PMA Direct チャネル10Gbps x 1 (FECオフ) 4.2.3. PMA Directチャネル 25Gbps x 4 (FECオン、シングルFECブロック内) 4.2.4. PMA Direct 25Gbps x 4 (FECオフ) 4.2.5. PMA Direct 10.3125Gbps x 4 4.2.6. PMA Direct 100GE 25Gbps x 4 (FECオン) 4.2.7. PMA Direct 100GE PAM4 50Gbps x 2 (アグリゲートFECオン) 4.2.8. PMA Direct High Data Rate (FECオフ)
4.2.3. PMA Directチャネル 25Gbps x 4 (FECオン、シングルFECブロック内) x
4.2.3.1. マスター - スレーブ・コンフィグレーション: オプション1 4.2.3.2. マスター - スレーブ・コンフィグレーション: オプション2
5. PMAのキャリブレーション x
5.1. PMAのキャリブレーションの改訂履歴
6. トランシーバー・チャネルのリセット x
6.1. リセットが必要な場合 6.2. リセットの方法 6.3. リセットブロックのアーキテクチャー 6.4. PMAアナログリセット 6.5. ハイレベルの仕様 6.6. マスター - スレーブ・クロッキング・オプション2のリセットの詳細 6.7. インテル® Quartus® Primeインスタンス化トランシーバー・リセット・シーケンサー 6.8. ブロック図 6.9. インターフェイス 6.10. トランシーバー・チャネルのリセットの改訂履歴
6.2. リセットの方法 x
6.2.1. Eタイル・トランシーバーのディスエーブル 6.2.2. リセット・コントローラーのクロックソースを選択する
6.5. ハイレベルの仕様 x
6.5.1. 自動リセットモード 6.5.2. 手動リセットモード 6.5.3. リセット・コントローラーのバイパス
6.5.3. リセット・コントローラーのバイパス x
6.5.3.1. リセット・コントローラーのバイパスポート 6.5.3.2. リセット・コントローラーのバイパスのリセット手順
6.9. インターフェイス x
6.9.1. ネイティブPHY GUIのリセット・パラメーター 6.9.2. HDLポート/インターフェイス
7. ダイナミック・リコンフィグレーション x
7.1. チャネルブロックのダイナミック・リコンフィグレーション 7.2. ダイナミック・リコンフィグレーション最大データレートの切り替え 7.3. ダイナミック・リコンフィグレーション・インターフェイスとのインタラクション 7.4. サポートされない機能 7.5. ダイナミック・リコンフィグレーション・インターフェイスからの読み出し 7.6. ダイナミック・リコンフィグレーション・インターフェイスへの書き込み 7.7. 複数のリコンフィグレーション・プロファイル 7.8. アービトレーション 7.9. PMAダイナミック・リコンフィグレーションに関する推奨事項 7.10. ダイナミック・リコンフィグレーションの実行手順 7.11. PMA属性の詳細 7.12. 特殊なケースでのダイナミック・リコンフィグレーション・フロー 7.13. ポートとパラメーター 7.14. エンベデッド・デバッグ機能 7.15. タイミング・クロージャーに関する推奨事項 7.16. トランシーバー・レジスター・マップ 7.17. IPコンフィグレーション設定をロードする 7.18. ダイナミック・リコンフィグレーションの改訂履歴
7.7. 複数のリコンフィグレーション・プロファイル x
7.7.1. リコンフィグレーション・ファイル 7.7.2. エンベデッド・リコンフィグレーション・ストリーマー
7.7.2. エンベデッド・リコンフィグレーション・ストリーマー x
7.7.2.1. レジスター0x40140 7.7.2.2. レジスター0x40141
7.12. 特殊なケースでのダイナミック・リコンフィグレーション・フロー x
7.12.1. リファレンス・クロックの切り替え 7.12.2. PMA設定のリコンフィグレーション
7.12.1. リファレンス・クロックの切り替え x
7.12.1.1. refclk[0, 1, 2, 3, 4, 5, 6, 7] リファレンス・クロックの任意の2つのクロック間の切り替え、または refclk[0, 2, 3, 4, 5, 6, 7, 8] のリファレンス・クロック周波数の変更 7.12.1.2. refclk[0, 1, 2, 3, 4, 5, 6, 7] と refclk[8] 間の切り替え 7.12.1.3. refclk[1] リファレンス・クロック周波数の変更
7.14. エンベデッド・デバッグ機能 x
7.14.1. Native PHY Debug Master Endpoint (NPDME) 7.14.2. Optional Dynamic Reconfiguration Logic
7.14.2. Optional Dynamic Reconfiguration Logic x
7.14.2.1. ケイパビリティー・レジスター 7.14.2.2. コントロール・レジスターおよびステータスレジスター
7.17. IPコンフィグレーション設定をロードする x
7.17.1. IPコンフィグレーション設定をロードするプロセス 7.17.2. PMA属性を設定するための代替方法
8. ダイナミック・リコンフィグレーションの例 x
8.1. リセット・コントローラーを自動モードで使用したデュプレックスPMAのリコンフィグレーション 8.2. PRBS使用モデル 8.3. PMAエラー・インジェクション 8.4. PMAレシーバー・イコライゼーション・アダプテーションの使用モデル 8.5. ユーザー定義パターンの例 8.6. 減衰値 (VOD) のコンフィグレーション 8.7. ポスト・エンファシス値のコンフィグレーション 8.8. pretap1 値のコンフィグレーション 8.9. PMAドライバーのTX極性の反転 8.10. PMAドライバーのRX極性の反転 8.11. アダプティブ・エンジンによって調整可能なPMAパラメーターのコンフィグレーション 8.12. ネイティブPHY IPを使用したPMAパラメーターのコンフィグレーション 8.13. 複数のチャネルで低電力モードをイネーブルする 8.14. RXの初期化 8.15. RXイコライゼーションをリセットする 8.16. ダイナミック・リコンフィグレーションの例の改訂履歴
8.12. ネイティブPHY IPを使用したPMAパラメーターのコンフィグレーション x
8.12.1. ネイティブPHY IPを使用したPMA起動フロー 8.12.2. ネイティブPHY IP GUIの詳細 8.12.3. PMAコンフィグレーションのロード
9. レジスターマップ x
9.1. PMAレジスターマップ 9.2. PMA属性コード 9.3. PMAレジスター0x200から0x203の使用 9.4. PMA属性コード0x0005および0x0006でサポートされるデータレート比 9.5. RS-FECレジスター 9.6. レジスターマップの改訂履歴
9.1. PMAレジスターマップ x
9.1.1. PMAケイパビリティー・レジスター 9.1.2. PMAコントロール・レジスターおよびステータスレジスター 9.1.3. PMA Avalon® Memory-Mappedインターフェイス
9.2. PMA属性コード x
9.2.1. 0x0001: PMAのイネーブル/ディスエーブル 9.2.2. 0x0002: PMA PRBS設定 9.2.3. 0x0003: データ比較のセットアップと開始/停止 9.2.4. 0x0005: TXチャネル分周比 9.2.5. 0x0006: RXチャネル分周比 9.2.6. 0x0008: 内部シリアル・ループバックおよびリバース・パラレル・ループバック制御 9.2.7. 0x000A: レシーバー調整制御 9.2.8. 0x000E: RXフェーズスリップ 9.2.9. 0x0011: PMA TX/RXキャリブレーション 9.2.10. 0x0013: TX/RX極性およびグレイコードのエンコーディング 9.2.11. 0x0014: TX/RX幅モード 9.2.12. 0x0015: TXイコライゼーション 9.2.13. 0x0017: エラー・カウンター・リセット 9.2.14. 0x0018: ステータス/デバッグレジスター 9.2.15. 0x0019: ステータス/デバッグレジスターの次の書き込みフィールド 9.2.16. 0x001A: ステータス/デバッグレジスターの次の読み出しフィールド 9.2.17. 0x001B: TXエラー・インジェクション信号 9.2.18. 0x001C: 着信RXデータキャプチャ 9.2.19. 0x001E: エラー・カウント・ステータス 9.2.20. 0x0020: 電気的アイドル検出器 9.2.21. 0x002B: RX終端とTXドライバーのトライステート動作 9.2.22. 0x0030: PMA多重化クロックスワップ 9.2.23. 0x0126: レシーバー調整パラメーターの読み出し 9.2.24. 属性を使用したPMAアナログ・パラメーターの読み出しと書き込み
9.2.24. 属性を使用したPMAアナログ・パラメーターの読み出しと書き込み x
9.2.24.1. PMAアナログ・パラメーターの読み出し 9.2.24.2. PMAアナログ・パラメーターの更新 9.2.24.3. パラメーターをレシーバーにロードする 9.2.24.4. パラメーター値の固定 9.2.24.5. NRZ/PAM4のアイの高さの読み出し 9.2.24.6. 電気的アイドル検出器のフィルタリングのイネーブルとディスエーブル、および電気的アイドル検出器ステータスの読み出し 9.2.24.7. 初期アダプテーションのエフォートレベル
9.3. PMAレジスター0x200から0x203の使用 x
9.3.1. PMAアナログリセット 9.3.2. PRBS モードと内部シリアル・ループバックを設定する 9.3.3. アダプテーションを開始し、PMAをミッションモードにする 9.3.4. 物理チャネル番号を読み出す 9.3.5. PMAアダプテーション・ステータスを確認する 9.3.6. PMAコンフィグレーションをロードする
9.5. RS-FECレジスター x
9.5.1. rsfec_top_clk_cfg 9.5.2. rsfec_top_tx_cfg 9.5.3. rsfec_top_rx_cfg 9.5.4. tx_aib_dsk_conf 9.5.5. rsfec_core_cfg 9.5.6. rsfec_lane_cfg 9.5.7. tx_aib_dsk_status 9.5.8. rsfec_debug_cfg 9.5.9. rsfec_lane_tx_stat 9.5.10. rsfec_lane_tx_hold 9.5.11. rsfec_lane_tx_inten 9.5.12. rsfec_lane_rx_stat 9.5.13. rsfec_lane_rx_hold 9.5.14. rsfec_lane_rx_inten 9.5.15. rsfec_lanes_rx_stat 9.5.16. rsfec_lanes_rx_hold 9.5.17. rsfec_lanes_rx_inten 9.5.18. rsfec_ln_mapping_rx 9.5.19. rsfec_ln_skew_rx 9.5.20. rsfec_cw_pos_rx 9.5.21. rsfec_core_ecc_hold 9.5.22. rsfec_err_inj_tx 9.5.23. rsfec_err_val_tx 9.5.24. rsfec_corr_cw_cnt (Low) 9.5.25. rsfec_corr_cw_cnt (High) 9.5.26. rsfec_uncorr_cw_cnt (Low) 9.5.27. rsfec_uncorr_cw_cnt (High) 9.5.28. rsfec_corr_syms_cnt (Low) 9.5.29. rsfec_corr_cw_cnt (High) 9.5.30. rsfec_corr_0s_cnt (Low) 9.5.31. rsfec_corr_0s_cnt (High) 9.5.32. rsfec_corr_1s_cnt (Low) 9.5.33. rsfec_corr_1s_cnt (High)
10. Eタイル・トランシーバー・リンクのデバッグ x
10.1. E-Tile Transceiver Toolkitの概要 10.2. Eタイル・トランシーバー・デバッグ・フローの説明 10.3. デザインを変更してトランシーバーのデバッグを可能にする 10.4. インテルFPGAにデザインをプログラムする 10.5. E-Tile Transceiver Toolkitにデザインをロードする 10.6. Eタイル・ハードウェア接続を検証する 10.7. トランシーバーのテストを実行する 10.8. PMAアナログ設定を制御する 10.9. Eタイル・トランシーバー・リンクのデバッグの改訂履歴
10.3. デザインを変更してトランシーバーのデバッグを可能にする x
10.3.1. パラメーター・エディターにおけるEタイル・トランシーバーIPのデバッグ・パラメーター 10.3.2. パラメーター・エディターでの インテル® Stratix® 10 Eタイル・トランシーバー・ネイティブPHY IPデバッグ・パラメーター 10.3.3. Eタイル・トランシーバーIPのインスタンス化とパラメーター化
10.7. トランシーバーのテストを実行する x
10.7.1. BERテストの実行 10.7.2. リンク最適化テスト 10.7.3. Eye Viewerテストの実行
A. E-Tile Channel Placement Tool x
A.1. E-Tile Channel Placement Toolの改訂履歴
B. PMA Direct PAM4 30Gbpsから57.8Gbpsの実装 x
B.1. ビルディング・ブロックおよび考慮事項 B.2. 新しい インテル® Quartus® Primeプロ・エディション・デザインの開始 B.3. コンフィグレーション・クロック・ソースの選択 B.4. トランシーバー・ネイティブPHY IPのインスタンス化 B.5. In-System Sources and Probes Intel FPGA IPのインスタンス化 B.6. トップレベルの接続の作成 B.7. ピンの割り当て B.8. ボードの起動 B.9. デバッグツール B.10. PMA Direct PAM4 30Gbpsから57.8Gbps実装の改訂履歴
B.9. デバッグツール x
B.9.1. トランシーバー信号の監視
C. 信号検出アルゴリズム x
C.1. 信号検出アルゴリズムの改訂履歴
D. ミッションモードからチャネル保護モードへのリコンフィグレーションの詳細手順 x
D.1. ミッションモードからチャネル保護モードへのリコンフィグレーションの詳細手順の改訂履歴
E. チャネル保護モードからミッションモードへのリコンフィグレーションの詳細手順 x
E.1. チャネル保護モードからミッションモードへのリコンフィグレーションの詳細手順の改訂履歴
F. ホールド時間違反 x
F.1. ホールドタイミング違反の改訂履歴
1. Eタイル・トランシーバーPHYの概要
2. トランシーバーPHYレイヤーの実装
3. Eタイル・トランシーバーPHYのアーキテクチャー
4. クロック・ネットワーク
5. PMAのキャリブレーション
6. トランシーバー・チャネルのリセット
7. ダイナミック・リコンフィグレーション
8. ダイナミック・リコンフィグレーションの例
9. レジスターマップ
10. Eタイル・トランシーバー・リンクのデバッグ
A. E-Tile Channel Placement Tool
B. PMA Direct PAM4 30Gbpsから57.8Gbpsの実装
C. 信号検出アルゴリズム
D. ミッションモードからチャネル保護モードへのリコンフィグレーションの詳細手順
E. チャネル保護モードからミッションモードへのリコンフィグレーションの詳細手順
F. ホールド時間違反

2.2.10. ポート情報

表 31.  ポート情報
ポート名 入力/出力 クロックドメイン 幅 説明
pll_refclk0 入力 該当なし 各チャネルで1ビット トランシーバーのリファレンス・クロックです。
reset 入力 非同期 各チャネルで1ビット トランシーバーの信号をリセットします。
rx_serial_data 入力 該当なし 各チャネルで1ビット レシーバーの正の信号です。
rx_serial_data_n 入力 該当なし 各チャネルで1ビット レシーバーの負の信号です。
tx_serial_data Output 該当なし 各チャネルで1ビット トランスミッターの正の信号です。
tx_serial_data_n 出力 該当なし 各チャネルで1ビット トランスミッターの正の信号です。
rx_parallel_data 出力 rx_coreclkin 各チャネルで80ビット レシーバー側のパラレルデータです。表 32 を参照してください。
tx_parallel_data 入力 tx_coreclkin 各チャネルで80ビット トランスミッター側のパラレルデータです。表 32 を参照してください。
tx_pma_ready 出力 tx_coreclkin 各チャネルで1ビット トランスミッターPMAのReadyステータス信号です。
tx_ready 出力 tx_coreclkin 各チャネルで1ビット トランスミッターのReadyステータス信号です。
rx_dskw_ready 出力 rx_coreclkin 各PMAチャネルで1ビット Readyステータス信号です。デスキュー計算が完了し、データが使用可能であることを示します。
rx_pma_ready 出力 rx_coreclkin 各チャネルで1ビット レシーバーPMAのReadyステータス信号です。
rx_ready 出力 rx_coreclkin 各チャネルで1ビット レシーバーのReadyステータス信号です。
rx_is_lockedtodata 出力 非同期 各チャネルで1ビット レシーバーのデータステータス信号です。
rx_pma_elecidle 出力 非同期 各チャネルで1ビット レシーバーPMAの電気的アイドルステータス信号です。
rx_fifo_empty 出力 rx_coreclkin 各チャネルで1ビット アサートされると、RXコアFIFOが空であることを示します。FIFOが位相補償モードのときは、FIFOの深さは常に一定です。そのため、FIFOが位相補償モードのときはこの信号を無視できます。
rx_fifo_full 出力 rx_coreclkin 各チャネルで1ビット アサートされると、RXコアFIFOがフルであることを示します。FIFOが位相補償モードのときは、FIFOの深さは常に一定です。そのため、FIFOが位相補償モードのときはこの信号を無視できます。
rx_fifo_pempty 出力 rx_coreclkin 各チャネルで1ビット アサートされると、RXコアFIFOが部分的に空であることを示します。FIFOが位相補償モードのときは、FIFOの深さは常に一定です。そのため、FIFOが位相補償モードのときはこの信号を無視できます。
rx_fifo_pfull 出力 rx_coreclkin 各チャネルで1ビット アサートされると、RXコアFIFOが部分的にフルであることを示します。FIFOが位相補償モードのときは、FIFOの深さは常に一定です。そのため、FIFOが位相補償モードのときはこの信号を無視できます。
rx_fifo_rd_en 入力 rx_coreclkin 各チャネルで1ビット このポートはElastic FIFOモードに使われます。この信号をアサートすると、RXコアFIFOからの読み出しが可能になります。
tx_dll_lock 出力 tx_coreclkin 各チャネルで1ビット データ転送用のTX DLLロックステータス信号です。
tx_fifo_empty 出力 tx_coreclkin 各チャネルで1ビット アサートされると、TXコアFIFOが空であることを示します。FIFOが位相補償モードのときは、FIFOの深さは常に一定です。そのため、FIFOが位相補償モードのときはこの信号を無視できます。
TX_FIFO_FULL 出力 tx_coreclkin 各チャネルで1ビット アサートされると、TXコアFIFOがフルであることを示します。FIFOが位相補償モードのときは、FIFOの深さは常に一定です。そのため、FIFOが位相補償モードのときはこの信号を無視できます。
tx_fifo_pempty 出力 tx_coreclkin 各チャネルで1ビット アサートされると、TXコアFIFOが部分的に空であることを示します。FIFOが位相補償モードのときは、FIFOの深さは常に一定です。そのため、FIFOが位相補償モードのときはこの信号を無視できます。
tx_fifo_pfull 出力 tx_coreclkin 各チャネルで1ビット アサートされると、TXコアFIFOが部分的にフルであることを示します。FIFOが位相補償モードのときは、FIFOの深さは常に一定です。そのため、FIFOが位相補償モードのときはこの信号を無視できます。
latency_sclk 入力 該当なし 各チャネルで1ビット 予約済みポートです。接続しないでください。
rx_dl_async_pulse 出力 latency_sclk 各チャネルで1ビット 予約済みポートです。接続しないでください。
rx_dl_measure_sel 入力 latency_sclk 各チャネルで1ビット 予約済みポートです。接続しないでください。
tx_dl_async_pulse 出力 latency_sclk 各チャネルで1ビット 予約済みポートです。接続しないでください。
tx_dl_measure_sel 入力 latency_sclk 各チャネルで1ビット 予約済みポートです。接続しないでください。
tx_clkout 出力 該当なし 各チャネルで1ビット トランスミッターからのクロック出力です。ネイティブPHY GUIで、フルレート、ハーフレート、またはdiv66オプションを選択できます。
tx_clkout2 出力 該当なし 各チャネルで1ビット トランスミッターからの2番目のクロック出力です。ポートがイネーブルされている場合は、ネイティブPHY GUIで、フルレート、ハーフレート、またはdiv66オプションを選択できます。
tx_coreclkin 入力 該当なし 各チャネルで1ビット FPGAコアとトランスミッター間の転送クロックです。
tx_coreclkin2 入力 該当なし 各チャネルで1ビット FPGAコアとトランスミッター間の2番目の転送クロックです。
rx_clkout 出力 該当なし 各チャネルで1ビット レシーバーからのクロック出力です。ネイティブPHY GUIで、フルレート、ハーフレート、またはdiv66オプションを選択できます。
rx_clkout2 出力 該当なし 各チャネルで1ビット レシーバーからの2番目のクロック出力です。ポートがイネーブルされている場合は、ネイティブPHY GUIで、フルレート、ハーフレート、またはdiv66オプションを選択できます。
rx_coreclkin 入力 該当なし 各チャネルで1ビット FPGAコアとレシーバー間の転送クロックです。
rsfec_avmm2_avmmread_in 入力 reconfig_rsfec_clk 1ビット FEC用 Avalon® メモリーマップド・インターフェイス 2の Avalon® メモリーマップド・インターフェイスの読み出し信号です。
rsfec_avmm2_avmmrequest_in 入力 reconfig_rsfec_clk 1ビット FEC用 Avalon® メモリーマップド・インターフェイス 2の Avalon® メモリーマップド・インターフェイスの要求信号です。
rsfec_avmm2_avmmwrite_in 入力 reconfig_rsfec_clk 1ビット FEC用 Avalon® メモリーマップド・インターフェイス 2の Avalon® メモリーマップド・インターフェイスの書き込み信号です。
rsfec_signal_ok[0] 入力 非同期 各チャネルで1ビット レーンごとのRS-FECに対して、PMAレーンが立ち上がって安定していることを示しますす。8

この信号は、対応するトランシーバー・レーンの rx_is_locked_to_data 出力に固定できます。

rsfec_signal_ok[1] 入力 非同期 各チャネルで1ビット
rsfec_signal_ok[2] 入力 非同期 各チャネルで1ビット
rsfec_signal_ok[3] 入力 非同期 各チャネルで1ビット
i_rsfec_pld_ready 入力 reconfig_rsfec_clk 1ビット RS-FECに対して、FPGAコアおよびアプリケーション・レイヤーでのトラフィックの送受信の開始準備ができていることを示します。

この信号は、通常1'b1に固定されます。この信号をデザインから駆動する特別なケースでは、他の信号やデザイン内の信号に基づいてRS-FECブロックをイネーブルする必要があります。
o_rsfec_channel_ssr[lane_no * 8 + 0] 出力 非同期 レーンあたり1ビット rsfec_lane_rx_stat.not_locked は、rsfec_core からのロックされていない信号ステータスを示します。これが設定されるのは、コアがアライメント、コードワード・マーカー (100GbE/128 GFC/25GbE)、またはFECコードワード(32 GFC) にロックされていない場合です。
o_rsfec_channel_ssr [lane_no * 8 + 1] 出力 非同期 レーンあたり1ビット rsfec_lane_rx_stat.hi_ser は、rsfec_core からのエラー率が高いことを示します。これが設定されるのは、8,192個の連続するコードワードのブロック内のシンボルエラーの数が417を超える場合です。
o_rsfec_channel_ssr [lane_no * 8 + 2] 出力 非同期 レーンあたり1ビット o_pcs_rx_sf は、rsfec_core からの信号障害をを示します。
o_rsfec_channel_ssr[lane_no * 8 + 3: lane_no * 8 + 7] 出力 非同期 レーンあたり5ビット 予約済みポートです。接続しないでください。
rsfec_usr_avmm2_rst 入力 非同期 1ビット RS-FECリコンフィグレーション・リセットを示します。デザインによるデータ処理が開始する前に、この信号をアサートしてからデアサートします。この信号のアサートは、最低250nsの間行います。
rsfec_o_config_done 出力 非同期 1ビット RS-FEC初期コンフィグレーションが完了したことを示します。
rsfec_o_fec_ready 出力 非同期 1ビット RS-FECが送信データを受け入れる準備ができていることを示します。
rsfec_o_internal_error 出力 非同期 1ビット Avalon® メモリーマップド・インターフェイスのアクセス・タイムアウトが原因である可能性がある内部エラーを示します。
rsfec_o_status_rx_not_align 出力 非同期 1ビット 着信信号が失敗したか、ロックされていないRXレーンがあるか、アライメント・マーカーが一意でないか、またはスキューが大きすぎることを示します。マルチレーンにのみ適用されます。
rsfec_o_status_rx_not_deskew 出力 非同期 1ビット すべてのRXレーンがロックされているけれども、アライメント・マーカーが一意でないか、またはスキューが大きすぎることを示します。マルチレーンにのみ適用されます。
rsfec_o_tx_dsk_valid 出力 非同期 1ビット 成功したデスキューを示します。マルチレーンRS-FECダイレクトモードでのみ使われます。
reconfig_clk 入力 該当なし 1ビット リコンフィグレーション・インターフェイスのクロック信号です。
reconfig_reset 入力 reconfig_clk 1ビット リコンフィグレーション・インターフェイスのリセット信号です。
reconfig_write 入力 reconfig_clk 1ビット リコンフィグレーション・インターフェイスの書き込み信号です。
reconfig_read 入力 reconfig_clk 1ビット リコンフィグレーション・インターフェイスの読み出し信号です。
reconfig_address 入力 reconfig_clk 19ビット リコンフィグレーション・インターフェイスのアドレス信号です (リコンフィグレーション・アドレス・バスの上位 [n-1:19] アドレスビットでは、選択したチャネルを指定します。ここでは、「n」はチャネル数のログベース2です)。
reconfig_writedata 入力 reconfig_clk 8ビット リコンフィグレーション・インターフェイスの書き込みデータです。
reconfig_readdata 出力 reconfig_clk 8ビット リコンフィグレーション・インターフェイスの読み出しデータです。
reconfig_waitrequest 出力 reconfig_clk 1ビット リコンフィグレーション・インターフェイスの待機要求信号です。
表 32.  パラレルデータ
EタイルネイティブPHYモード TX/RX PMAインターフェイス幅 TX/RXダブル幅転送のイネーブル 有効なパラレルデータ 注意
PMA Direct 16 イネーブルしない Data[15:0] 該当なし
PMA Direct 20 イネーブルしない Data[19:0] 該当なし
PMA Direct 32 イネーブルしない Data[31:0] 該当なし
PMA Direct 40 イネーブルしない Data[39:0] 該当なし
PMA Direct 16 イネーブルする

Data[55:40]

Data[15:0]

 Data[55:40] は最初のデータグループです。Data[15:0] は2番目のデータグループです。
PMA Direct 20 イネーブルする

Data[59:40]

Data[19:0]

 Data[59:40] は最初のデータグループです。Data[19:0] は2番目のデータグループです。
PMA Direct 32 イネーブルする

Data[71:40]

Data[31:0]

 Data[71:40] は最初のデータグループです。Data[31:0] は2番目のデータグループです。
PMA Direct high data rate PAM4 64 イネーブルしない

Data[111:80]

Data[31:0]

 Data[31:0] は低ビットデータです。Data[111:80] は高ビットデータです。
PMA Direct high data rate PAM4 64 イネーブルする

Data[151:120]

Data[71:40]

Data[111:80]

Data[31:0]

Data[111:80] とData[31:0] は最初のデータグループです。このグループでは、Data[31:0] は下位ビットのデータです。Data[111:80] は上位ビットデータです。

Data[151:120] とData[71:40] は2番目のデータグループです。このグループでは、Data[71:40] は下位ビットデータです。Data[151:120] は上位ビットデータです。

ネイティブPHY TXおよびRXデータパスのビットマッピング

RS-FECは、ネイティブPHY IPでイネーブルされている場合、ネイティブPHY IPネットリストでインスタンス化され、特定のインターフェイス制限が必要です。特に、EMIBアダプターFIFOは、ダブル幅モードに設定する必要があります。これは、TXおよびRXパラレルデータパスが両方とも80ビット幅であることを意味します。

また、TX FIFOの入力側 (80ビット幅) とRX FIFOの出力側 (80ビット幅) のクロッキングには、ハーフレート・クロックを使用する必要があります。

ダブル幅のネイティブPHY IPデータパス・インターフェイスのため、ネイティブPHY IPコア内のアクセス可能なデータパスのポートからデータパスへのマッピングが必要です。そのマッピングを次の表に示します。

表 33.  80ビットデータのネイティブPHY IPダブル幅TX/RXポート
ビット tx_parallel_data rx_parallel_data
79 word_marking_bit_msb word_marking_bit_msb
78 DESKEW DESKEW
77 SNAPSHOT RX_FIFO_USED[4:0]
76  
75  
74  
73  
72   RX_FIFO_EMPTY
71   RX_FIFO_PFULL
70    
69 SYNC SYNC
68 VALID VALID
67    
[66:40] TXDATA[65:39] RXDATA[65:39]
39 word_marking_bit_lsb word_marking_bit_lsb
[38:0] TXDATA[38:0] RXDATA[38:0]

ワード・マーキング・ビットは、IPによって自動的に挿入されるため、このビットについては何もする必要はありません。表にあるように、データをネイティブPHY IPのTXおよびRXポートにマップするだけです。

上の表の凡例:

  • DESKEW: 各レーンのデスキューマーカー (RS-FECアグリゲート・モードがイネーブルされている場合、TXの各チャネルのデスキュービットの駆動は、パラレルクロックの32サイクルごとに繰り返されるパルスと同時に行う必要があります。RS-FECによるRXのデスキューの駆動は、自動的に行われます。)
  • RX_FIFO_EMPTY: PMAインターフェイスからのRX FIFOエンプティー・ステータス
  • RX_FIFO_PFULL: PMAインターフェイスからのRX FIFOの一部フルのステータス
  • SYNC (TXおよびRX): データからPCSへの同期 (アライメント/コードワード・マーカーまたは257b同期)
  • VALID:
    • TX: 有効な回線のデアサートを33サイクルに1回実行
    • RX: RS-FEC validから受信したデータ
  • RX_FIFO_USED[4:0]:
    • [0]: PMAインターフェイスTX FIFOがほぼ空
    • [1]: PMAインターフェイスTX FIFOが一部フル
    • [2]: PMAインターフェイスTX FIFOがアンダーフロー
    • [3]: PMAインターフェイスTX FIFOがオーバーフロー
    • [4]: PMAインターフェイスRX FIFOがオーバーフロー
  • SNAPSHOT: レジスターカウンターのスナップショットです。この信号の立ち上がりエッジで、実行中の64ビットカウンターを32ビットレジスターにラッチします。0の場合、レジスターは常に更新されます。
関連情報
8 PMA direct high data rate PAM4モードでは、チャネル数に2xが選択されている場合、トランシーバー側では、偶数インデックス・チャネルのみがアクティブにデータを送受信しています。奇数インデックス・チャネルは、パワーダウンしているため、他の目的には使用できません。それでも、rsfec_signal_ok は、すべての2xの偶数および奇数インデックス・チャネルに対してアサートしなければなりません。
レベル 2 の表題