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1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012)
3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015)
3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018)
3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031)
3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032)
3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035)
3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
4.3.1. Avalon® Streamingインターフェイス
4.3.2. 精密時間測定インターフェイス (エンドポイントのみ)
4.3.3. 割り込みインターフェイス
4.3.4. ハードIPリコンフィグレーション・インターフェイス
4.3.5. エラー・インターフェイス
4.3.6. コンプリーション・タイムアウト・インターフェイス
4.3.7. コンフィグレーション・インターセプト・インターフェイス
4.3.8. パワー・マネジメント・インターフェイス
4.3.9. ハードIPステータス・インターフェイス
4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ)
4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ)
4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ)
4.3.13. 汎用VSECインターフェイス
5.2.3.1. Deviceの機能
5.2.3.2. VirtIOのパラメーター
5.2.3.3. Linkの機能
5.2.3.4. Legacy Interrupt Pin Register
5.2.3.5. MSI機能
5.2.3.6. MSI-Xの機能
5.2.3.7. Slotの機能
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. Device Serial Numberの機能
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. Power Management
5.2.3.14. Vendor Specific Extended Capability (VSEC) Register
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) の機能
5.2.3.17. Precision Time Management (PTM)
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2.3.3.3. トランザクション層の概要
次の図で示するのは、PCI Express向けRタイル Avalon® -ST IPのトランザクション層の主要なブロックです。
図 11. PCI Express向けRタイル Avalon® -ST IPのトランザクション層のブロック図
RAS (信頼性、可用性、および保守性) ブロックには、リンクの整合性を維持するための一連の機能が含まれています。
例えば、トランザクション層は、送信ロジックにオプションのECRCを挿入し、受信ロジックでそれをチェックすることにより、エンドツーエンドのデータを保護します。
アプリケーション・ロジックによってTLPヘッダーにTLP Digest (TD) ビットを設定すると、PCIe向けRタイル Avalon® -ST IPによりECRCが自動で付加されます。
注: TLPバイパスモードの場合、PCIeハードIPでは、ECRCの生成/チェックは行いません。また、受信したTLPにECRCがある場合は、ECRCは削除しません。
TXブロックでは、受信したTLPをそのまま送信します。また、ノンポステッドTLPに関する情報をCPLタイムアウト・ブロックに送信して、CPLタイムアウト検出を行います。
PCI Express向けRタイル Avalon® -ST IPのRXブロックは、次の2つの主要ブロックで構成されています。
- Filteringブロック: このモジュールは、TLPが良好か不良かをチェックし、関連付けられているエラーメッセージとコンプリーションを生成します。また、受信したコンプリーションを追跡し、コンプリーション・タイムアウト (CPLタイムアウト) ブロックを更新します。
- RX Buffer Queue: PCIe向けRタイルIPには、ポステッド/ノンポステッド・トランザクションおよびコンプリーション用に、別々のキューがあります。これにより、受信したTLPのヘッドオブキュー・ブロッキングを回避することができます。また、PCIeの順序規則に従ってTLPの抽出する柔軟性があります。
図 12. PCI Express向けRタイル Avalon® -ST IPのRXブロック図
注: 受信したCPL処理ブロックには、CPL追跡メカニズムが含まれます。
注: Avalon-STインターフェイスでは、分割バス・アーキテクチャーを使用しています。x16およびx8コンフィグレーションでは、1024ビットのAvalon-STデータバスは、256ビットデータの4つのセグメントで構成されています。これは、このインターフェイスの帯域幅効率を改善するためのものです。この分割バス・アーキテクチャーにより、複数のTLPパケットの送受信を1クロックサイクルですることができます。詳細については、Avalon Streamingインターフェイスを参照してください。