PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイド

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ID 683501
日付 10/07/2022
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ドキュメント目次
ドキュメント目次 x
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて 2. IPアーキテクチャーおよび機能の説明 3. 高度な機能 4. インターフェイス 5. パラメーター 6. トラブルシューティング/デバッグ 7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ 8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴 A. コンフィグレーション・スペース・レジスター B. ルートポートの列挙 C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装 D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて x
1.1. 概要 1.2. 機能 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. パフォーマンスおよびリソース使用率 1.6. IPコアのサポートレベル
1.1. 概要 x
1.1.1. 規格および仕様の準拠
1.2. 機能 x
1.2.1. マルチ・ファンクションおよび仮想化機能
2. IPアーキテクチャーおよび機能の説明 x
2.1. 概要 2.2. Bias Temperature Instability (BTI) Protectionモード 2.3. PCIeハードIPモード 2.4. PIPE Directモード
2.3. PCIeハードIPモード x
2.3.1. クロック 2.3.2. リセット 2.3.3. PCI Expressプロトコルスタック
2.3.2. リセット x
2.3.2.1. 単一のPERST 2.3.2.2. 独立したPERST
2.3.2.2. 独立したPERST x
2.3.2.2.1. 独立したPERSTを使用する場合のREFCLKおよびPERSTのガイドライン
2.3.3. PCI Expressプロトコルスタック x
2.3.3.1. PMA/PCS 2.3.3.2. Data Link Layer Overview 2.3.3.3. トランザクション層の概要
2.3.3.3. トランザクション層の概要 x
2.3.3.3.1. Deferrable Memory Write (DMWr)
2.4. PIPE Directモード x
2.4.1. クロック 2.4.2. リセット 2.4.3. PIPE層
3. 高度な機能 x
3.1. PCIeポート分岐およびPHYチャネルマッピング 3.2. 仮想化サポート 3.3. TLPバイパスモード
3.2. 仮想化サポート x
3.2.1. SR-IOVのサポート 3.2.2. VirtIOのサポート
3.2.1. SR-IOVのサポート x
3.2.1.1. SR-IOVがサポートする機能のリスト 3.2.1.2. 実装 3.2.1.3. VFからPFへのマッピング 3.2.1.4. Function Level Reset (FLR)
3.2.1.2. 実装 x
3.2.1.2.1. VFエラー・フラグ・インターフェイス (x16/x8コアのみ)
3.2.2. VirtIOのサポート x
3.2.2.1. VirtIOでサポートされる機能の一覧 3.2.2.2. 概要 3.2.2.3. パラメーター 3.2.2.4. VirtIO PCIコンフィグレーション・アクセス・インターフェイス 3.2.2.5. レジスター
3.2.2.5. レジスター x
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012) 3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013) 3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014) 3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015) 3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016) 3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017) 3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018) 3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019) 3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A) 3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F) 3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030) 3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031) 3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032) 3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033) 3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034) 3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035) 3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036) 3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037) 3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038) 3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039) 3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A) 3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
3.3. TLPバイパスモード x
3.3.1. 概要 3.3.2. TLPバイパスモードのレジスター設定 3.3.3. ハードIPリコンフィグレーション・インターフェイス 3.3.4. Avalon® Streamingインターフェイス
3.3.2. TLPバイパスモードのレジスター設定 x
3.3.2.1. TLPBYPASS_ERR_EN (アドレス0x1314) 3.3.2.2. TLPBYPASS_ERR_STATUS (アドレス0x1310)
3.3.4. Avalon® Streamingインターフェイス x
3.3.4.1. コンフィグレーションTLP 3.3.4.2. 送信インターフェイス 3.3.4.3. 受信インターフェイス 3.3.4.4. 不正な形式のTLP 3.3.4.5. ECRC
4. インターフェイス x
4.1. クロックおよびリセット 4.2. シリアル・データ・インターフェイス 4.3. PCI Expressモード 4.4. PIPE Directモード
4.1. クロックおよびリセット x
4.1.1. クロック 4.1.2. リセット
4.3. PCI Expressモード x
4.3.1. Avalon® Streamingインターフェイス 4.3.2. 精密時間測定インターフェイス (エンドポイントのみ) 4.3.3. 割り込みインターフェイス 4.3.4. ハードIPリコンフィグレーション・インターフェイス 4.3.5. エラー・インターフェイス 4.3.6. コンプリーション・タイムアウト・インターフェイス 4.3.7. コンフィグレーション・インターセプト・インターフェイス 4.3.8. パワー・マネジメント・インターフェイス 4.3.9. ハードIPステータス・インターフェイス 4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ) 4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ) 4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ) 4.3.13. 汎用VSECインターフェイス
4.3.1. Avalon® Streamingインターフェイス x
4.3.1.1. Avalon® Streaming RXおよびTXインターフェイスのTLPヘッダーとデータ・アライメント 4.3.1.2. クレジット・コントロール 4.3.1.3. Avalon® Streaming RXインターフェイス 4.3.1.4. Avalon® Streaming TXインターフェイス 4.3.1.5. タグの割り当て
4.3.1.2. クレジット・コントロール x
4.3.1.2.1. クレジット・インターフェイス: データとヘッダー 4.3.1.2.2. クレジットの初期化 4.3.1.2.3. クレジット更新/リリース 4.3.1.2.4. RXフロー・コントロール・インターフェイス 4.3.1.2.5. TXフロー・コントロール・インターフェイス
4.3.1.4. Avalon® Streaming TXインターフェイス x
4.3.1.4.1. Avalon® Streaming TXインターフェイスの pX_tx_st_ready_o のビヘイビア
4.3.1.5. タグの割り当て x
4.3.1.5.1. コンプリーション・バッファーのサイズ
4.3.3. 割り込みインターフェイス x
4.3.3.1. レガシー割り込み 4.3.3.2. MSI 4.3.3.3. MSI-X
4.3.3.3. MSI-X x
4.3.3.3.1. MSI-X割り込みの実装
4.3.8. パワー・マネジメント・インターフェイス x
4.3.8.1. D3Hotの開始 4.3.8.2. D3Hotの終了 4.3.8.3. D3Coldの開始 4.3.8.4. D3Coldの終了
4.3.8.2. D3Hotの終了 x
4.3.8.2.1. ホストによって開始されたD3Hotの終了 4.3.8.2.2. EPによって開始されたD3Hotの終了
4.4. PIPE Directモード x
4.4.1. データ信号 4.4.2. コマンドおよびステータス信号 4.4.3. メッセージバス信号 4.4.4. デスキュー信号 4.4.5. PIPE Directのリセットシーケンス 4.4.6. PIPE Directの速度変更 4.4.7. PIPEレーンのリセット・スタガリング 4.4.8. PIPE Directモードでの未使用レーン
4.4.1. データ信号 x
4.4.1.1. 送信信号 4.4.1.2. 受信信号
4.4.4. デスキュー信号 x
4.4.4.1. MAC to PHY (M2P) 信号 4.4.4.2. PHY to MAC (P2M) 信号
5. パラメーター x
5.1. トップレベルの設定 5.2. コア・パラメーター
5.2. コア・パラメーター x
5.2.1. Avalonのパラメーター 5.2.2. ベース・アドレス・レジスター 5.2.3. PCI Express / PCI Capabilitiesのパラメーター
5.2.3. PCI Express / PCI Capabilitiesのパラメーター x
5.2.3.1. Deviceの機能 5.2.3.2. VirtIOのパラメーター 5.2.3.3. Linkの機能 5.2.3.4. Legacy Interrupt Pin Register 5.2.3.5. MSI機能 5.2.3.6. MSI-Xの機能 5.2.3.7. Slotの機能 5.2.3.8. Latency Tolerance Reporting (LTR) 5.2.3.9. Process Address Space ID (PASID) 5.2.3.10. Device Serial Numberの機能 5.2.3.11. Page Request Service (PRS) 5.2.3.12. Access Control Service (ACS) 5.2.3.13. Power Management 5.2.3.14. Vendor Specific Extended Capability (VSEC) Register 5.2.3.15. TLP Processing Hints (TPH) 5.2.3.16. Address Translation Services (ATS) の機能 5.2.3.17. Precision Time Management (PTM)
6. トラブルシューティング/デバッグ x
6.1. ハードウェアのデバッグ 6.2. オペレーティング・システムのツールおよびユーティリティー 6.3. Signal Tap Logic Analyzer 6.4. ハードIPリコンフィグレーション・インターフェイスを使用したデバッグ 6.5. デバッグ・アクティビティーに使用できるその他のインターフェイス 6.6. デバッグ・ツールキット
6.1. ハードウェアのデバッグ x
6.1.1. リンク・トレーニングの問題のデバッグ 6.1.2. デバイス列挙の問題のデバッグ 6.1.3. データ転送とパフォーマンスの問題のデバッグ
6.1.3. データ転送とパフォーマンスの問題のデバッグ x
6.1.3.1. Advanced Error Reporting (AER)
6.2. オペレーティング・システムのツールおよびユーティリティー x
6.2.1. lspci ユーティリティーを使用したネゴシエーション済みのリンク速度の読み出し
6.4. ハードIPリコンフィグレーション・インターフェイスを使用したデバッグ x
6.4.1. ハードIPリコンフィグレーション・インターフェイスを使用したECRCおよびLCRCエラーカウントのイネーブルおよび読み出し
6.6. デバッグ・ツールキット x
6.6.1. 概要 6.6.2. RタイルDebug Toolkitのイネーブル 6.6.3. RタイルDebug Toolkitの起動 6.6.4. RタイルDebug Toolkitの使用
6.6.4. RタイルDebug Toolkitの使用 x
6.6.4.1. Rタイルの情報 6.6.4.2. イベントカウンター 6.6.4.3. コンフィグレーション・スペース
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装 x
C.1. 変換済み/未変換リクエストの送信 C.2. エンドポイント (EP) からルート・コンプレックス (RC) へのページ・リクエスト・メッセージの送信 C.3. リクエスト/コンプリーションの無効化
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送 x
D.1. EP TLPバイパスモード (アップストリーム) D.2. RC TLPバイパスモード (ダウンストリーム)
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送

4.3.1.4. Avalon® Streaming TXインターフェイス

アプリケーション層では、 Avalon® -ST TXインターフェイスを介してRタイルPCI Express IPコアのトランザクション層にデータを転送します。RタイルPCI Express IPによって、送信開始前に pX_tx_st_ready_o をアサートする必要があります。

RタイルPCI Express IPコアのコンフィグレーションが、Configuration Mode 0 (1x16) でされ、ダブル幅コンフィグレーションの場合、256ビットのデータ幅のセグメントは4つです。これにより、サイクルごとに複数のTLPが許可されます。つまり、Configuration Mode 0 (1x16) の場合、pX_tx_stN_sop_i 信号と pX_tx_stN_eop_i 信号が各4つあります。

また、このインターフェイスは、Avalonインターフェイス仕様で指定されている pX_tx_st_ready_o 信号と pX_tx_stN_dvalid_i 信号の間の固定レイテンシーには従いません。

RタイルPCI Expressコアは、Configuration Mode 0 (1x16) で、ダブル幅コンフィグレーションの場合、コアのセグメントは4つあります。各セグメントには、256ビットのデータ (pX_tx_stN_data_i[255:0])、128ビットのヘッダー (pX_tx_stN_hdr_i[127:0])、および32ビットのTLPプリフィクス (pX_tx_stN_prefix_i[31:0]) があります。このコアは、Configuration Mode 0 (1x16)でコンフィグレーションすると、データバスは合計1024ビットバスになります。その構成は、 pX_tx_st0_data_i[255:0]、pX_tx_st1_data_i[255:0]、pX_tx_st2_data_i[255:0]、および pX_tx_st3_data_1[255:0] です。

パリティーの生成は、32:1 XORで行われます (つまり、32ビットのデータ、ヘッダー、またはプリフィクスごとにパリティービットが1つあります)。

アプリケーション・ロジックでは、次のガイドラインを考慮する必要があります。
  • pX_tx_st_ready_o がアサートされた場合、TLPの送信が中断されないようにする必要があります。アプリケーションによる pX_tx_stN_valid_i のデアサートは、 pX_tx_stN_sop_i と pX_tx_stN_eop_i の間のreadyサイクルでは行わないでください。ただし、RタイルPCIe IPコアからのバックプレッシャーが、 pX_tx_st_ready_o のデアサートによって示された場合は例外です。
    注: このガイドラインを満たさないと、TLPの送信に無効なLCRCが含まれる場合があります。
  • Configuration Mode 0 (1x16) で、ダブル幅モードの場合、TLP (pX_tx_stN_sop_i) の開始が発生する可能性があるのセグメントは、セグメント0 (st0) またはセグメント2 (st2) のみです (つまり、特定のTLPはセグメント1またはセグメント3では開始できません)。
  • Configuration Mode 0 (1x16) で、ダブル幅モードの場合、ヘッダーセグメント2 (st2_hdr) が許可されるのは、セグメント0とセグメント1も使われている (つまり、st0_hdr, st1_hdr と st0_data, st1_data も使われている) 場合のみです。
  • 単一のTLPが複数のセグメントにまたがっている場合、アプリケーション・ロジックによるTLPの処理は、セグメント・インデックスの順序 (セグメントst0 → st1 → st2 → st3 → st0) で行う必要があります。
  • 送信されるTLPの長さがセグメントサイズよりも大きい場合、 pX_tx_stN_eop_i 信号をアサートするために使用するセグメントは、TLPの長さによって決まります。
  • 送信されるTLPの長さがセグメントサイズ (255ビット) よりも小さい場合、対応する pX_tx_stN_eop_i 信号が発生するセグメントは、pX_tx_stN_sop_i がアサートされているセグメントと同じである必要があります。
  • pX_tx_st_ready_o と pX_tx_stN_valid_iのデアサート間の最大レイテンシーは16 coreclkout_hip サイクルです。
  • Configuration Mode 0 (1x16) で、シングル幅モードの場合、使用できるセグメントは、クロックサイクル (つまり、 st0_hdr/st0_data または st1_hdr/st1_data) ごとに1つのみです。また、セグメント1を使用する場合、st0_data は、前のTLPで使用する必要があります。
表 56.  Avalon Streaming TXインターフェイス信号
信号名 信号名 説明 EP/RP/BP クロックドメイン
pX_tx_stN_data_i[255:0] (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 入力 送信用のアプリケーション層データです。データバスは、複数の256ビットセグメントで編成されています。x16モードでは、4つのセグメントすべてを使用して1024ビットのデータバスを効果的に形成します。x8モードでは、2つのセグメントを使用して512ビットのデータバスを形成します。x4モードでは、各256ビットセグメントは独立したデータバスです。

アプリケーション層は、TXインターフェイスでは、適切にフォーマットされたTLPを準備する必要があります。データは、対応する tx_stN_valid_i信号がアサートされたときに有効です。

メッセージTLPのマッピングは、4-dwordヘッダーを持つトランザクション層TLPのマッピングと同じです。データサイクル数は、ヘッダー内の長さとアドレスフィールドに対して正しくなければなりません。パケットを発行する際にデータサイクル数が正しくないと、TXインターフェイスがハングし、それ以降のリクエストを受け入れることができなくなります。

注意: tx_stN_sop_i と tx_stN_eop_i の間にはアイドルサイクルを設けないでください。ただし、 tx_st_ready_o のデアサートに伴うバックプレッシャーがある場合は例外です。 		EP/RP/BP coreclkout_hip
pX_tx_stN_hdr_i[127:0] (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 入力 これは送信されるヘッダーです。これは、PCIe仕様のTLPヘッダー形式に従っています。次のガイドラインを考慮してください。
  • PCIe向けRタイル Avalon® Streaming IPのコンフィグレーションは、EPまたはRPモードでされ、コンプリーター/リクエスターIDを自動計算します。アプリケーション・ロジックからは、送信されるTLPヘッダーの一部としてこの情報を提供する必要はありません。IPのコンフィグレーションがTLPバイパスモードでされている場合は、このガイドラインは適用されないことに注意してください。
  • PCIe向けRタイル Avalon® Streaming IPのコンフィグレーションがEPモードでされ、SR-IOVがイネーブルされている場合は、SR-IOVサポートの実装の BDF割り当て のセクションを参照してください。

これらの信号が有効になるのは、対応する tx_stN_sop_i 信号がアサートされた場合です。

EP/RP/BP coreclkout_hip
pX_tx_stN_prefix_i[31:0] (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 入力 これは送信されるTLPプリフィクスです。これは、PCIe仕様のTLPプリフィクス形式に従っています。PASIDがサポートされています。

tx_stN_sop_i 信号がアサートされたときです。

TLPプリフィクスでは、ビッグ・エンディアンの実装を使用します (つまり、Fmtフィールドはビット [31:29] であり、Typeフィールドはビット [28:24] です)。

ある特定のTLPにプリフィクスが存在しない場合、そのdword (Fmtフィールドを含む) はすべてゼロです。

 EP/RP/BP coreclkout_hip
pX_tx_stN_sop_i (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、2 (セグメント番号))

 入力 対応するビットと共にアサートされた場合の tx_stN_valid_i のTLPの最初のサイクルを示します。x16コンフィグレーションの場合は次のとおりです。
  • tx_st3_sop_i: アサートされると、 tx_st3_data_i[255:0] のTLPの開始を示します。
  • tx_st2_sop_i: アサートされると、tx_st2_data_i[255:0] のTLPの開始を示します。
  • tx_st1_sop_i: アサートされると、 tx_st1_data_i[255:0] のTLPの開始を示します。
  • tx_st0_sop_i: アサートされると、tx_st0_data_i[255:0] のTLPの開始を示します。

これらの信号は、各TLPごとに1クロックサイクルの間アサートされます。また、対応する tx_stN_hdr_i および tx_stN_tlp_prfx_i 信号を修飾します。

注: pX_tx_stN_sop_i パルスの送信は、セグメント0または2 (st0またはst2) のみで可能です。
EP/RP/BP coreclkout_hip
pX_tx_stN_eop_i (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 入力 対応するビットと共にアサートされた場合の tx_stN_valid_i のTLPの最後のサイクルを示します。x16コンフィグレーションの場合は次のとおりです。
  • tx_st3_eop_i: アサートされると、tx_st3_data_i[255:0] のTLPの終了を示します。
  • tx_st2_eop_i: アサートされると、tx_st2_data_i[255:0] のTLPの終了を示します。
  • tx_st1_eop_i: アサートされると、tx_st1_data_i[255:0] のTLPの終了を示します。
  • tx_st0_eop_i: アサートされると、tx_st0_data_i[255:0] のTLPの終了を示します。

これらの信号は、TLPにつき1クロックサイクルの間アサートされます。

 EP/RP/BP coreclkout_hip
pX_tx_stN_dvalid_i (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 入力

Readyサイクルで、tx_stN_data_i の対応するセグメントのデータをIPコアに修飾します。

タイミング・クロージャーを容易にするために、インテルでは、tx_st_ready_o と tx_stN_dvalid_i の両方の信号を登録することをお勧めします。

EP/RP/BP coreclkout_hip
pX_tx_stN_hvalid_i (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 入力

Readyサイクルで、tx_stN_data_i の対応するセグメントをIPコアに修飾します。

タイミング・クロージャーを容易にするために、インテルでは、tx_st_ready_o と tx_stN_hvalid_i の両方の信号を登録することをお勧めします。

EP/RP/BP coreclkout_hip
pX_tx_stN_pvalid_i (ここでは

X =0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 入力

Readyサイクルで、tx_stN_data_i の対応するセグメントをIPコアに修飾します。

タイミング・クロージャーを容易にするために、インテルでは、tx_st_ready_o と tx_stN_pvalid_i の両方の信号を登録することをお勧めします。

EP/RP/BP coreclkout_hip
pX_tx_stN_data_par_i[Z:0] (ここでは

X = 0、1、2、3 (IPコア番号)、Zはコアによって異なり、

N = 0、1、2、3 (セグメント番号))

 入力

tx_stN_data_i のパリティーです。ビット [0] は tx_stN_data_i[31:0] に対応し、ビット [1] は tx_stN_data_i[63:32] に対応し、以下同様です。

デフォルトでは、PCIeハードIPではTXデータのパリティーを生成します。

 EP/RP/BP coreclkout_hip
pX_tx_stN_hdr_par_i[3:0] (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 入力

tx_stN_hdr_i のパリティーです。

デフォルトでは、PCIeハードIPではTXヘッダーのパリティーを生成します。

 EP/RP/BP coreclkout_hip
pX_tx_stN_prefix_par_i (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 入力

tx_stN_tlp_prfx_i のパリティーです。

デフォルトでは、PCIeハードIPではTXプリフィクスのパリティーを生成します。

 EP/RP/BP coreclkout_hip
pX_tx_st_ready_o (ここでは

X = 0、1、2、3 (IPコア番号)

 出力

PCIeハードIPによるデータ受け入れ準備ができていることを示します。readyLatencyの最大値は16サイクルです。

tx_st_ready_o のアサートが、PCIeハードIPのトランザクション層によってサイクル <n> で行われた場合は、 <n> + readyLatencyがReadyサイクルです。その間、アプリケーションにより tx_stN_valid_i をアサートしてデータ転送することができます。

tx_st_ready_o のデアサートが、 トランザクション層によってサイクル<n> で行われた場合は、アプリケーションによる tx_stN_valid_i のデアサートをサイクル <n> 後の readyLatency サイクル数以内に行う必要があります。

tx_st_ready_o のデアサートを行うことができる条件は次のとおりです。
  • LTSSMの準備ができていない。
  • 再試行が進行中である。
  • RタイルAvalon-ST IPが、内部生成TLPの送信でビジーである。
  • 内部RタイルTX FIFOがフルである。
 EP/RP/BP coreclkout_hip

例として、下図の Avalon® Streaming TXインターフェイスのタイミングでは、Avalon Streaming TXインターフェイスのビヘイビアを示しています。これは、バックツーバックTLPのシナリオで、データが複数のセグメントにまたがっている場合です。次の説明では、クロックサイクルごとの波形について述べます。

  1. クロックサイクル1: PCI Expres向けRタイルインテルFPGA IPにより p0_tx_st_ready_o をアサートします。これは、ハードIPによるアプリケーション・ロジックからのTLPの受け入れ準備ができていることを示します。
  2. クロックサイクル2:
    1. 最初のTLP (T0) の開始はセグメント0 にあり p0_tx_st0_sop_i のアサートによって示されます。
    2. p0_tx_st0_hvalid_i がアサートされ、p0_tx_st0_hdr_i バスのこの最初のTLP (T0H0) のヘッダーを検証します。
    3. 信号 p0_tx_st0_dvalid_i がアサートされ、p0_tx_st0_data_i バスのこの最初のTLP (T0H0) のヘッダーを検証します。
    4. 信号 p0_tx_st1_dvalid_i がアサートされ、p0_tx_st1_data_i バスのこの最初のTLP (T0D1) のデータを検証します。
    5. 信号 p0_tx_st2_dvalid_i がアサートされ、p0_tx_st2_data_i バスのこの最初のTLP (T0D2) のデータの次の部分を検証します。
    6. 信号 p0_tx_st3_dvalid_i がアサートされ、p0_tx_st3_data_i バスのこの最初のTLP (T0D3) のデータの次の部分を検証します。
    7. この最初のTLP (T0) の終わりはセグメント3にあり、p0_tx_st3_eop_i のアサートによって示されます。
  3. クロックサイクル3:
    1. 次のTLP (T1) がセグメント0に到着し、p0_tx_st0_sop_i がHighのままであることで示されます。
    2. 信号 p0_tx_st0_hvalid_i がアサートされ、p0_tx_st0_hdr_i バスのこのTLP (T1H0) のヘッダーを検証します。
    3. 信号 p0_tx_st0_dvalid_i がアサートされ、p0_tx_st0_data_i バスのこのTLP (T1D0) のデータを検証します。
    4. 信号 p0_tx_st1_dvalid_i がアサートされ、p0_tx_st1_data_i バスのこのTLP (T1D1) のデータの次の部分を検証します。
    5. 信号 p0_tx_st2_dvalid_i がアサートされ、p0_tx_st2_data_i バスのこのTLP (T1D2) のデータの次の部分を検証します。
    6. 信号 p0_tx_st3_dvalid_i がアサートされ、p0_tx_st3_data_i バスのこのTLP (T1D2) のデータの最後の部分を検証します。
    7. このTLP (T1) の最後は、セグメント3にあり、p0_tx_st3_eop_i がHighのままであることで示されます。
図 30.  Avalon® Streaming TXインターフェイスのタイミング
注: コンフィグレーション・モード0 (1x16) の場合、TLP (pX_tx_stN_sop_i) の開始が発生する可能性があるのは、セグメント0 (st0) またはセグメント2 (st2) です。

セクションの内容
Avalon Streaming TXインターフェイスの pX_tx_st_ready_o のビヘイビア

レベル 2 の表題